「gate region」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

Element active regions are formed on both sides of a field shield separation region including a field shield gate 44.例文帳に追加

フィールドシールドゲート４４を含むフィールドシールド分離領域の両側に素子活性領域が形成される。 - 特許庁

A peripheral electric node is formed on the peripheral active region at the periphery of the peripheral gate pattern.例文帳に追加

前記周辺ゲートパターン周辺の周辺活性領域上に周辺電気ノードが形成される。 - 特許庁

Impurity region is formed by source or drain on a semiconductor substrate 100 close to a gate 501.例文帳に追加

ゲート５０１に近接する半導体基板１００にソースまたはドレインで不純物領域を形成する。 - 特許庁

Patterning is performed such that an opening 17 is formed in the gate electrode forming region of the polysilicon film 15.例文帳に追加

パターニングは、ポリシリコン膜１５のゲート電極形成領域に開口部１７が形成されるように行う。 - 特許庁

A lightly doped source/drain region is formed on the substrate surface between the second insulating film and the gate structure.例文帳に追加

第２絶縁膜とゲート構造物間の基板表面に低濃度ソース／ドレーン領域が形成される。 - 特許庁

The floating gate 30 is formed so as to overlap on a first region 15 in the first well 11.例文帳に追加

浮遊ゲート３０は、第１ウエル１１中の第１領域１５とオーバラップするように形成されている。 - 特許庁

After the control gate line is charged to Vcg, the high voltage applied to the well region is discharged.例文帳に追加

コントロールゲート線がＶｃｇに充電された後に、ウェル領域に印加された高電圧を放電する。 - 特許庁

A first metal-containing film and a first gate insulating film are removed on a second impurity transistor region.例文帳に追加

第２不純物型トランジスタ領域で第１金属含有膜と第１ゲート絶縁膜を除去する。 - 特許庁

After that, the gate region of a memory transistor 16 is formed, so as to be along the side face and the bottom face of the trench 9.例文帳に追加

その後、メモリトランジスタ１６のゲート領域をトレンチ９の側面，底面に沿うように形成する。 - 特許庁

In a 2nd impurity type transistor region, the 1st metal-containing film and 1st gate insulating film are removed.例文帳に追加

第２不純物型トランジスタ領域で第１金属含有膜と第１ゲート絶縁膜を除去する。 - 特許庁

A gate electrode 11 comprising a nickel silicide film 13 is formed in an NMOS region on a silicon substrate 1.例文帳に追加

シリコン基板１上のＮＭＯＳ領域に、ニッケルシリサイド膜１３からゲート電極１１を形成する。 - 特許庁

A gate electrode 17 is provided on a second part 15d of a gallium nitride base semiconductor region 15.例文帳に追加

ゲート電極１７は、窒化ガリウム系半導体領域１５の第２の部分１５ｄ上に設けられている。 - 特許庁

Other regions than a source region are covered with resist 31, and etching is performed by using the control gate electrode 12 as a mask.例文帳に追加

レジスト３１でソース領域以外の部分を覆い、コントロールゲート電極１２をマスクとしてエッチングする。 - 特許庁

MOS GATE POWER DEVICE HAVING EXTENDED TRENCH AND DOPED REGION, AND PROCESS OF FORMING THE SAME例文帳に追加

拡張されたトレンチ及びドーピング領域を有するＭＯＳゲートパワー素子及び、それを形成するプロセス - 特許庁

A gate insulating film 3 is formed on a semiconductor substrate 1 in which a trench element isolated region 2 is formed.例文帳に追加

トレンチ素子分離領域２が形成された半導体基板１上に、ゲート絶縁膜３を形成する。 - 特許庁

The semiconductor island IL is formed such that it does not run off the upper region of a gate line GL.例文帳に追加

半導体アイランドＩＬは、ゲート線ＧＬ上方の領域からはみ出さないように形成される。 - 特許庁

An end of the drain region side of the first gate electrode 9 is disposed on the field insulating film 15.例文帳に追加

第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。 - 特許庁

These plurality of the memory cell transistors and select gate transistors are provided in the same trench region.例文帳に追加

これらの複数のメモリセルトランジスタ及び選択ゲートトランジスタは，同一のトレンチ領域に設けられている。 - 特許庁

To terminate a large amount of dangling bonds existing in gate insulating film or element region by heavy hydrogen.例文帳に追加

ゲート絶縁膜や素子領域中に存在する多量のダングリングボンドを重水素により終端する。 - 特許庁

The second semiconductor region 2 and the first gate electrode 3 compose a transistor Tr1b.例文帳に追加

また、第２の半導体領域２および第１のゲート電極３はトランジスタＴｒ１ｂを構成する。 - 特許庁

Wiring in the pixel connects the drain region of the reset transistor with the gate electrode of the source follower transistor.例文帳に追加

画素内配線が、リセットトランジスタのドレイン領域とソースフォロワトランジスタのゲート電極とを接続する。 - 特許庁

An active element has a first electrode 210 (gate electrode) and a second electrode 220 (diffusion layer region).例文帳に追加

能動素子は、第１電極２１０（ゲート電極）及び第２電極２２０（拡散層領域）を有している。 - 特許庁

To provide a semiconductor device with a double gate FinFET, in which size management of a fin region is easy.例文帳に追加

フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供する。 - 特許庁

In the 2nd impurity type transistor region, a 2nd gate insulating film and a 2nd metal-containing film are stacked.例文帳に追加

第２不純物型トランジスタ領域に第２ゲート絶縁膜と第２金属含有膜をスタックする。 - 特許庁

Each gate line region 160 extending in the longitudinal direction is interposed between lines of the regions 151, respectively.例文帳に追加

領域１５１の各列同士の間には、縦方向に延びるゲートライン領域１６０が介在している。 - 特許庁

A word line 222 is formed perpendicular to the active region 210, and electrically connected to a gate 220 of the transistor.例文帳に追加

ワード線222はアクティブ領域210と垂直に形成され、トランジスタのゲート220に電気的に接続される。 - 特許庁

The semiconductor device 1 includes a semiconductor substrate 2, a P-type body region (well region) 3 formed by doping a surface layer part of the semiconductor substrate 2 made of SiC with P-type impurities, a gate insulating film 6 formed on a surface of the body region 3, and a gate electrode 7 formed on the gate insulating film 6.例文帳に追加

半導体装置１は、半導体基板２と、ＳｉＣからなる半導体基板２の表層部にＰ型不純物をドープして形成されたＰ型のボディ領域（ウェル領域）３と、ボディ領域３の表面上に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７とを備えている。 - 特許庁

In the silicon carbide semiconductor device, a gate insulating film 15b on a first source region provided in a well region is formed so that a film thickness of the gate insulating film 15b becomes thicker than that of a gate insulating film 15a on the well region and a drift layer.例文帳に追加

炭化珪素半導体装置において、ウェル領域内に設けられた第一ソース領域上のゲート絶縁膜１５ｂの膜厚が、ウェル領域及びドリフト層上のゲート絶縁膜１５ａよりも厚くなるように形成し、ゲート電極１６の端部を、第一ソース領域上のゲート絶縁膜１５ｂと接するように配置する。 - 特許庁

When writing redundancy, the redundancy sub bit line RSB and a main bit line MBL are coupled in a select gate region SGA2 and when reading the redundancy, the redundancy sub bit line RSB and the redundancy bit line RBL are coupled in the redundancy gate region RGA of the same layout as the layout of the select gate region SGA.例文帳に追加

冗長書込時には、セレクトゲート領域ＳＧＡ２にて、冗長サブビット線ＲＳＢとメインビット線ＭＢＬとが結合され、冗長読出時には、セレクトゲート領域ＳＧＡと同レイアウトの冗長ゲート領域ＲＧＡにて、冗長サブビット線ＲＳＢと冗長ビット線ＲＢＬとが結合される。 - 特許庁

A gate electrode 6, a gate electrode cover nitride film 5, and a nitride film side wall 8 are formed on a substrate 1, an n--type semiconductor region 7 and a n+-type semiconductor region diffusion layer 9 are formed on the surface region of the semiconductor 1, a polysilicon layer is deposited on all the surface and etched back, and polysilicon is filled in a gap between the gate electrodes.例文帳に追加

基板１上にゲート電極６、ゲート電極カバー窒化膜５、窒化膜サイドウォール８を形成し、基板表面領域内にｎ^-型半導体領域７、ｎ^+型半導体領域拡散層９を形成した後、全面にポリシリコンを堆積しエッチバックしてゲート電極間にポリシリコンを埋め込む。 - 特許庁

The semiconductor device comprises an element isolation region 12, formed in a semiconductor substrate 11, an active region 11a consisting of the semiconductor substrate 11 surrounded by the element isolation region 12, a gate insulating film 13 formed on the active region 11a, and a gate electrode 15, formed by mounting the active region 11a and adjacent element isolation region 12.例文帳に追加

半導体装置は、半導体基板１１に形成された素子分離領域１２と、該素子分離領域１２に囲まれた半導体基板１１からなる活性領域１１ａと、該活性領域１１ａの上に形成されたゲート絶縁膜１３と、活性領域１１ａ及び隣接する素子分離領域１２の上に跨って形成されたゲート電極１５とを備えている。 - 特許庁

Two control gate lines 106B and 106A being connected commonly with one sub-control gate line has a wide inter-line region 107A, a common connection region 107B of two lines, and a narrow inter-line region 107C arranged in a region other than the wide inter-line region and the common connection region.例文帳に追加

１本のサブコントロールゲート線に共通接続される２本のコントロールゲート線１０６Ｂ，１０６Ａは線間の幅が広い線間幅広領域１０７Ａと、２本が１本に共通接続される共通接続領域１０７Ｂと、線間幅広領域及び共通接続領域以外の領域に配置された線間の幅が狭い線間幅狭領域１０７Ｃとを有する。 - 特許庁

The word line pattern is formed by patterning a floating gate pattern 57a covering the first active region 53a, a first gate interlayer insulating film 64a formed on the whole surface of a cell array region having the floating gate pattern and a second conducting film 69 formed on the first gate interlayer insulating film 64a.例文帳に追加

ワードラインパターンは第１活性領域５３ａを覆う浮遊ゲートパターン５７ａ、浮遊ゲートパターンを有するセルアレイ領域の全面に形成された第１ゲート層間絶縁膜６４ａ及び第１ゲート層間絶縁膜６４ａの上に形成された第２導電膜６９をパターニングして形成する。 - 特許庁

To obtain a semiconductor device having a dual gate electrode structure in which lowering in conductivity of a gate electrode is suppressed by suppressing interdiffusion of impurities in the gate electrode between an N channel region and a P channel region and a low resistance gate electrode capable of suppressing lowering in the operating speed of a device can be formed.例文帳に追加

デュアルゲート電極構造を有する半導体装置において、Ｎチャネル領域とＰチャネル領域との間のゲート電極中不純物の相互拡散を抑えることによって、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を形成する。 - 特許庁

A field width x' between the gate electrode 8a and the island-shaped gate electrode 9b and the field width x' between the island-shaped gate electrodes are 0.3 μm, and the titanium silicide layer 15a in the region produces thin line effect, so that the resistance value in the diffused layer region adjacent to the gate electrode 9a rises.例文帳に追加

ゲート電極９ａ、島状ゲート電極９ｂ間のフィールド幅ｘ’及び島状ゲート電極９ｂ，９ｂ間のフィールド幅ｘ’は０．３μｍであり、その領域のチタンシリサイド層１５ａは細線効果を生じるので、ゲート電極９ａに隣接する拡散層領域の抵抗値が上昇する。 - 特許庁

A p-type body region is formed to be adjacent to the gate trench without contacting therewith, in a position deeper than the gate trench, the gate trench hexagonally surround it around the p-type body region as the center, in top view, and a side face of the gate trench is constituted of only {11-20} face of the silicon carbide.例文帳に追加

前記ゲートトレンチと隣接しかつ接触せずにp型ボディー領域が、前記ゲートトレンチよりも深い位置に形成され、かつ、上面からみたときにこのp型ボディー領域を中心として、前記ゲートトレンチが六角形の形を有して取り囲んでおり、前記ゲートトレンチの側面は炭化珪素の{11-20}面のみにより構成されている。 - 特許庁

A gate electrode is formed by using a resist film for the region where a contact hole is formed on the gate electrode and a mask for a gate electrode formation made of a first silicon nitride for the region where a contact hole is not formed on the gate electrode.例文帳に追加

ゲート電極上にコンタクトホールを形成する領域にはレジスト膜、ゲート電極上にコンタクトホールを形成しない領域には第一の窒化シリコン膜からなるゲート電極形成用のマスク用いてゲート電極を形成する工程を含む半導体装置の製造方法により上記の課題を解決する。 - 特許庁

An extension part 18a of the gate electrode covers a part of gate insulating film 17b on the second element region 15, and is connected to the n+ diffusion layer 16 on the second element region 15 through an opening 17c provided to the gate insulating film 17b.例文帳に追加

ゲート電極の延出部１８ａは、第２の素子領域１５上のゲート絶縁膜１７ｂの一部を被覆しており、ゲート絶縁膜１７ｂに備えられた開口部１７ｃを通じて、第２の素子領域１５上のｎ＋拡散層１６に接続されている。 - 特許庁

Then, a gate insulating film 5 is formed from over one first low-concentration diffusion region 4, among the pair of first low-concentration diffusion regions 4 to over the other first low-concentration diffusion region 4, and a gate electrode 6 is formed on the gate insulating film 5.例文帳に追加

そして、一対の第１低濃度拡散領域４のうちの一方の第１低濃度拡散領域４上から他方の第１低濃度拡散領域４上に亘ってゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極６を形成する。 - 特許庁

A correction gate voltage Vg3 to be applied to the gate of the correction transistor Tr3 via a gate line GL is set individually in each of unit regions (low voltage setting region 10gL and high voltage setting region 10gH) in a display panel 10.例文帳に追加

ゲート線ＧＬを介して補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が、表示パネル１０内の単位領域（低電圧設定領域１０ｇＬおよび高電圧設定領域１０ｇＨ）ごとに個別に設定されている。 - 特許庁

The Fermi level of the floating gate electrode 6 resides in the forbidden band of the channel region in a state that an external voltage is not applied between the channel region 4 and the control gate electrode 8 in state that an electric charge is injected in the floating gate electrode 6.例文帳に追加

フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 - 特許庁

This minimizes the parasite capacitance between the gate and drain, and disposes the drain and source electrodes in the region covered by the gate electrode region, thus making it possible to minimize the coupling capacitance between the drain and gate, and to reduce the space where the transistor is disposed.例文帳に追加

これによって、ゲート−ドレインの間の寄生容量を最小化し、ゲート電極領域がカバーする領域内にドレイン及びソース電極を配置することで、ドレイン−ゲートの間のカップリング容量を最小化させかつトランジスタの配置空間を減らすことができる。 - 特許庁

The gate electrode 11 is constituted by an N-type region 11a, extending in the central portion of the gate electrode 11 in the longitudinal direction and two P-type regions 11b extending next to the N-type region 11a at both ends of the gate electrode 11 in the longitudinal direction.例文帳に追加

ゲート電極１１は、ゲート電極１１の長手方向中央部に延びるＮ型領域１１ａと、ゲート電極１１の長手方向の両端部にＮ型領域１１ａに隣接して延びる２つのＰ型領域１１ｂにより構成される。 - 特許庁

The upper surface of a gate region 26 is positioned on the upper surface of the gate forming layer 20, the lower surface of the gate region 26 is positioned on the upper surface and in the neighborhood of the spacer layer 18, and the lower surface of a recess 27 is positioned on the upper surface and in the neighborhood of the first insertion layer 19.例文帳に追加

また、ゲート領域２６の上面がゲート形成層２０の上面に、ゲート領域２６の下面がスペーサ層１８の上面およびその近傍に、リセス２７の下面が第１挿入層１９の上面およびその近傍にそれぞれ位置している。 - 特許庁

By this, since the composition of the metal film 3 for gate electrodes formed in the pFET region Rp can be changed, the work function of the gate electrode of the pFET region Rp formed by the metal film 3 for gate electrodes can be changed.例文帳に追加

これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。 - 特許庁