「gate region」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

The first element region 24 has a first gate insulating film 27, the second element region 25 has a second gate insulating film 28, the third element region 26 has a memory insulating film 29, and the second gate insulating film 28 has a first insulating film 281 and a second insulating film 282.例文帳に追加

半導体基板１１に第１の素子領域２４と第２の素子領域２５と第３の素子領域２６とを設け、第１の素子領域２４に第１のゲート絶縁膜２７を備え、第２の素子領域２５に第２のゲート絶縁膜２８を備え、第３の素子領域２６にメモリ絶縁膜２９を備え、第２のゲート絶縁膜２８は、第１絶縁膜２８１と第２絶縁膜２８２とを有している。 - 特許庁

A TFT array inspection device comprises a gate drive circuit driver part which supplies driving signals to gate drive circuits arranged on a substrate as an inspection object and a detecting part which scans a TFT array region arranged on the substrate as the inspection object and detects the drive states of the gate drive circuits and the TFT array region based on a scanning image of the TFT array region obtained from the scan.例文帳に追加

検査対象である基板が備えるゲート駆動回路に駆動信号を供給するゲート駆動回路用ドライバ部と、検査対象である基板が備えるＴＦＴアレイ領域を走査し、走査で得られるＴＦＴアレイ領域の走査画像に基づいて、ゲート駆動回路およびＴＦＴアレイ領域の駆動状態を検出する検出部とを備える。 - 特許庁

The semiconductor device 100 has a supporting substrate 10, an insulating layer 12 formed on the substrate 10, a semiconductor layer 13 formed on the layer 12, a channel region 16 provided in the layer 13, a source region 20 and a drain region 30 formed on both sides of the region 16, and a gate electrode 40 formed on the region 16 through a gate insulating layer 18.例文帳に追加

半導体装置１００は、支持基板１０と、支持基板１０の上方に形成された絶縁層１２と、絶縁層１２の上方に形成された半導体層１３と、半導体層１３内に設けられたチャネル領域１６と、チャネル領域１６の両側に形成されたソース領域２０及びドレイン領域３０と、チャネル領域１６の上方にゲート絶縁層１８を介して形成されたゲート電極４０と、を含む。 - 特許庁

Further, a plurality of flash memory cells MCn are provided which each include, at a surface part of the p-type well 12, a gate electrode having a floating gate FG which includes neither a source region nor a drain region, and is provided across a tunnel oxide film 21, and a control gate CG which is provided on the floating gate FG across an insulating film 22 to serve as a word line WL.例文帳に追加

また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 - 特許庁

In a semiconductor device in which a gate electrode is formed on a substrate, a gate insulating film is formed to cover the gate electrode, an oxide semiconductor film is formed on the gate insulating film, and a first conductive film and a second conductive film are formed on the oxide semiconductor film, the oxide semiconductor film has at least a region crystallized in a channel forming region.例文帳に追加

基板上にゲート電極を形成し、ゲート電極を覆ってゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上に第１の導電膜及び第２の導電膜を形成する半導体装置であって、酸化物半導体膜は、チャネル形成領域において少なくとも結晶化した領域を有する。 - 特許庁

A charge accumulation layer 20 for capacity coupling to the active region is formed on the active region through a first gate insulating film 18, a control gate 24 for capacity coupling to the charge accumulation layer 20 is formed on the charge accumulation layer 20 through a second gate insulating film 22, and a source diffusion layer 8 is formed on the opposite side of the drain diffusion layer to the control gate 24.例文帳に追加

活性領域上には第１のゲート絶縁膜１８を介して活性領域に容量結合する電荷蓄積層２０が形成され、電荷蓄積層２０上には第２のゲート絶縁膜２２を介して電荷蓄積層２０に容量結合する制御ゲート２４が形成され、制御ゲート２４に対してドレイン拡散層の反対側にはソース拡散層８が形成される。 - 特許庁

A cavity 24 is formed only in a region located between the gate electrode 14 and the contact plug 22 within the side of the gate electrode 14, and the stress insulation layer 23 is formed on a semiconductor substrate 10 to cover the gate electrode 14, and generates stress to a channel region located immediately below the gate electrode 14 in the semiconductor substrate 10.例文帳に追加

ゲート電極１４の側方のうちゲート電極１４とコンタクトプラグ２２との間に位置する領域のみに空洞２４が形成されており、応力絶縁膜２３は半導体基板１０上にゲート電極１４を覆うように形成されており、半導体基板１０におけるゲート電極１４の直下に位置するチャネル領域に対して応力を生じさせる。 - 特許庁

A plurality of gate lines 41 formed under a gate insulating film and a plurality of source lines 42 formed on the gate insulating film are provided in a frame region PF in a peripheral part of a display region, and an interconnect wiring part 50 for electric connection between the gate lines 41 and he source lines 42 is disposed in a notch 54 formed in a common line 40.例文帳に追加

表示領域の周辺部の額縁領域ＰＦに、ゲート絶縁膜の下部に形成された複数のゲート配線４１と、ゲート絶縁膜の上に形成された複数のソース配線４２と、を備え、前記ゲート配線４１とソース配線４２との間の電気的接続を行う繋ぎ換え配線部５０を前記コモン配線４０に形成した切り欠き部５４内に配置する。 - 特許庁

In the method of manufacturing a thin film transistor having a channel region connected to at least a source region and a drain region and a gate electrode opposite to the channel region through a gate insulation film on a substrate, the process of forming the gate insulation film is to form a silicon oxide by the plasma chemical vapor deposition method with the substrate 205 fixed by a retaining member 206 above plasma generating electrodes 203.例文帳に追加

基板上に少なくともソース領域およびドレイン領域に接続するチャネル領域と、該チャネル領域にゲート絶縁膜を介して対峙するゲート電極とを備える薄膜トランジスタの製造方法において、前記ゲート絶縁膜の形成工程は、前記基板２０５をプラズマ発生させるための電極２０３上に押さえ部材２０６により固定した状態で、プラズマ化学気相堆積法によりシリコン酸化物を形成する。 - 特許庁

The charge transfer transistor has first and second diffusion regions, a gate for controlling charge transfer from the first diffusion region to the second diffusion region by a control signal, and a potential well integrated with the lower portion of the gate wherein the first diffusion region is a pinned photodiode.例文帳に追加

本発明の電荷転送トランジスタは、第１の拡散領域及び第２の拡散領域と、制御信号により、前記第１の拡散領域から第２の拡散領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電位井戸とを備え、前記第１の拡散領域がピンドフォトダイオードであることを特徴とする。 - 特許庁

The junction FET 1 includes a n^- layer 11 in a drift region of the junction FET 1, formed on the main face of n^+ substrate 12 of silicon carbide, a p^+ layer 9 in a gate region, joined and formed onto the n^- layer 11 in the drift region, and a gate electrode 14 provided on the upper layer of the n^+ substrate 12.例文帳に追加

接合ＦＥＴ１は、炭化珪素からなるｎ^＋基板１２の主面に形成された接合ＦＥＴ１のドリフト領域のｎ^−層１１と、ドリフト領域のｎ^−層１１に接合して形成されたゲート領域のｐ^＋層９と、ｎ^＋基板１２の上層に設けられたゲート電極１４と、を有している。 - 特許庁

Subsequently, the thermal oxidation film located in the peripheral circuit region is removed, and second time thermal oxidation processing is performed thus forming an oxide film 9a becoming a thicker gate oxide film in the peripheral circuit region and an oxide film 9b becoming a thinner gate oxide film in the memory cell region.例文帳に追加

次に、周辺回路領域に位置する熱酸化膜が除去された後、２回目の熱酸化処理を施すことにより、周辺回路領域に膜厚のより厚いゲート酸化膜となる酸化膜９ａが形成され、メモリセル領域では膜厚のより薄いゲート酸化膜となる酸化膜９ｂが形成される。 - 特許庁

The surface of the gate electrode is positioned on the bonding surface of the first semiconductor region and the second semiconductor region, a first insulating film and a second insulating film are formed on the surface of the gate electrode, and the laminated surface of the first insulating film and the second insulating film is positioned below the surface of the second semiconductor region.例文帳に追加

ゲート電極の表面が、第１半導体領域と第２半導体領域との接合面の上に位置し、ゲート電極の表面に第１絶縁膜と第２絶縁膜とが設けられ、第１絶縁膜と第２絶縁膜の積層された表面が第２半導体領域の表面の下に位置する。 - 特許庁

As viewed in a cross section of a trench gate electrode 12 extending along a surface 2a of a semiconductor substrate 2 in the semiconductor device 1, a trench gate electrode 12, an n^+-type source region 20, a p-type body contact region 30, a buried insulator layer 50 and an n^+-type drain region 60 are arranged in this order.例文帳に追加

半導体装置１を半導体基板２の表面２ａに沿って伸びているトレンチゲート電極１２を横断する断面で観測すると、トレンチゲート電極１２とn^+型ソース領域２０とp型ボディコンタクト領域３０と埋込絶縁体５０とn^+型ドレイン領域６０がその順序で配置されている。 - 特許庁

A P type impurity region 512 is provided in contact with a flank of the wall region 601, and a contact part 522 provided penetrating an inter-layer insulating film 4 to reach the impurity region 512 and a gate wiring 405 electrically connects the storage node SN2 to a gate electrode of a transistor T22.例文帳に追加

ウエル領域６０１の側面に接するようにＰ型の不純物領域５１２が設けられており、層間絶縁膜４を貫通して不純物領域５１２およびゲート配線４０５に達するように設けられたコンタクト部５２２により、ストレージノードＳＮ２はトランジスタＴ２２のゲート電極に電気的に接続される。 - 特許庁

An opening part 12a is formed based on a resist pattern formed in such a way that a part of a region where the opening part is formed is flatly overlapped with a part of one gate electrode 5 as the opening part where a surface of an element forming region 21 positioned in a region sandwiched with two gate electrodes 5 is exposed.例文帳に追加

２つのゲート電極５によって挟まれた領域に位置する素子形成領域２１の表面を露出する開口部として、開口部が形成される領域の一部が平面的に一のゲート電極５の一部に重なるように形成されたレジストパターンに基づいて開口部１２ａが形成される。 - 特許庁

It has a further step for oxidizing a side surface section of the gate electrode 5 by a thermal oxidation process to form an insulating region 9.例文帳に追加

更に、ゲート電極５の側面表層部を熱酸化法で酸化し、絶縁領域９を形成する工程を有する。 - 特許庁

A raised source line of conductive material is arranged laterally on the source region while being insulated from the floating gate.例文帳に追加

上昇された導電性材料のソース線がソース領域上に、浮遊ゲートからは絶縁されて近くに横方向に配される。 - 特許庁

Further, an n-type FN layer 20 is formed on the surface region of the (P+W) layer 4 in a lower part of a gate electrode 6.例文帳に追加

また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。 - 特許庁

A first channel region of a first conductivity type is provided in a part of a surface of the semiconductor layer under the gate insulating film.例文帳に追加

第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。 - 特許庁

A semiconductor integrated circuit has a cell arranging structure in which a plurality of gate array regions GA is dispersedly arranged in a standard cell region SC.例文帳に追加

スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されているセル配置構造を有している。 - 特許庁

A field effect transistor 10 comprises a source ohmic contact 12, a drain ohmic contact 14, a gate contact 16, and an active region 18.例文帳に追加

電界効果トランジスタ１０は、ソースオーミックコンタクト１２と、ドレインオーミックコンタクト１４、ゲートコンタクト１６、および活性領域１８を含む。 - 特許庁

In addition, a metal wiring for erasing is provided in a lower side of the channel formation region so as to face the floating gate.例文帳に追加

さらに、チャネル形成領域の下側に、浮遊ゲートと対向する位置に消去用の金属配線を設けた構造とする。 - 特許庁

Independently controllable control gates (54a, 54b) are insulated from the source/drain region and coupled capacitively with the floating gate.例文帳に追加

独立制御可能制御ゲート（５４ａ、５４ｂ）がソース／ドレイン領域から絶縁され且つ浮遊ゲートに容量的に結合する。 - 特許庁

The entirety can be applied to an element which is functioned as a transistor as a whole, in addition to a source region 54 and a gate electrode 60.例文帳に追加

ソース領域５４とゲート電極６０を加えて、全体としてはトランジスタとして機能する素子に適用することもできる。 - 特許庁

Both edges of the detection part 14 in the direction extension of the gate electrode 15 are apart from the element isolation region 12.例文帳に追加

ゲート電極１５が延びる方向における検出部１４の２つの縁部は、共に、素子分離領域１２から離れている。 - 特許庁

The trench gate region 18 applied with a positive bias voltage allows electrification, while applying the width a negative bias voltage allows current to be cut off.例文帳に追加

トレンチゲート領域１８に正のバイアス電圧を印加すると通電し、負のバイアス電圧を印加すると電流は遮断する。 - 特許庁

A second conductive second transistor NMOS has an active region disposed obliquely to the gate electrode 11.例文帳に追加

第２導電型の第２のトランジスタＮＭＯＳは、ゲート電極１１に対して斜めに配置された活性領域を有している。 - 特許庁

The isolation structure and method include forming a biased gate over a field isolation region and adjacent a pixel of an image sensor.例文帳に追加

分離装置及び方法では、電界分離領域上に且つイメージセンサのピクセルに隣接させて、バイアスされるゲートを形成する。 - 特許庁

In this case, a distance to the gate region 3 is made shortest at the regions 7a, 7b.例文帳に追加

そして、このチャネル設定領域７ａ、７ｂにおいて、第１ゲート領域３との間の距離が最も短くなるようにする。 - 特許庁

For this reason, the gate mark is inconspicuous and the recessed part can be used as a region having a function to a drive device.例文帳に追加

従って、ゲート跡が目立ち難く、しかも、凹部をドライブ装置に対して機能を有する部位として利用することが可能になる。 - 特許庁

To provide a semiconductor integrated circuit, wherein insulated gate field effect transistors with different thresholds are formed in the same well region.例文帳に追加

同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタが形成された半導体集積回路を提供する。 - 特許庁

Furthermore, a channel region is formed in side walls of the plurality of semiconductor layers 14 and 16 in contact with the gate electrode 12.例文帳に追加

さらに、このゲート電極１２と接する複数の半導体層１４，１６の側壁部分にチャネル領域が形成される。 - 特許庁

The first extension wires are intersected with the second extension wires to define gate intersection region arrays and source / drain arrays on the substrate.例文帳に追加

第１延長配線は、第２延長配線と交差し、基板上にゲート交差領域アレイ及びソース／ドレインアレイを限定する。 - 特許庁

The low-resistance connection layer 13 penetrates the insulating layer 11 right below the p type well region 4 below the gate electrode 6.例文帳に追加

低抵抗接続層１３は、ゲート電極６下方においてｐ形ウェル領域４直下の絶縁層１１に貫設されている。 - 特許庁

A first p type polycrystal silicon film, a tunnel oxide film and a second p type polycrystalline silicon film are sequentially laminated on a gate region.例文帳に追加

ゲート領域には第一のp型多結晶シリコン膜／トンネル酸化膜／第二のp型多結晶シリコン膜の順に積層されている。 - 特許庁

A control gate 3 is formed on the channel region through the intermediary of an ONO film 5 as a charge storage layer, crossing the trench at right angles.例文帳に追加

チャネル領域上に、電荷蓄積層としてのＯＮＯ膜５を介して、コントロールゲート３をトレンチ９と直交して形成する。 - 特許庁

The gate electrode 39 is so constituted that dimension in a channel length direction is shorter than the channel length, on the channel region 36.例文帳に追加

このゲート電極３９は、チャネル領域３６上において、チャネル長方向寸法がチャネル長より短い構成としている。 - 特許庁

The device has a common wire 502, gate wire 503, source wire 204 and alignment film in the outer peripheral region of a liquid crystal cell.例文帳に追加

液晶セルの外周領域において、コモン配線５０２、ゲート配線５０３、ソース配線２０４、及び配向膜を有する。 - 特許庁

This projection 21 is allocated to be projected from a control gate 5 in the flat layout on a field region 2.例文帳に追加

そして、この突出部２１を、フィールド領域２上であって、平面レイアウトにおいて、コントロールゲート５から突きだすように配置する。 - 特許庁

In addition, a second island-shaped semiconductor region 101 is formed under the floating gate 109 with an insulating film interposed therebetween.例文帳に追加

さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。 - 特許庁

At turn-on of the thyristor, a channel region is formed at a p- type second base layer 26 near the gate electrodes 40, 42, and 44.例文帳に追加

サイリスタのターンオン動作時、ゲート電極４０、４２、４４近傍のｐ^-型第２ベース層２６にはチャネル領域が形成される。 - 特許庁

Impurities are introduced onto the surface layer of the substrate through the gate electrode and side wall as a mask to form an extension region.例文帳に追加

ゲート電極とサイドウォールとをマスクにして基板の表面層に不純物を導入してなるエクステンション領域を形成する。 - 特許庁

The gate insulating film 32 is formed on a semiconductor substrate 10 at a position away from the first dispersion region 11.例文帳に追加

ゲート絶縁膜３２は、第１拡散領域１１から離れた位置において、半導体基板１０の上に形成されている。 - 特許庁

The whole drain-side gate conductive layer 42 is formed in a region 90 directly over the fourth word line conductive layer 32d.例文帳に追加

ドレイン側ゲート導電層４２の全体は、第４ワード線導電層３２ｄの直上の領域９０に形成されている。 - 特許庁