「gate region」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

Related to a semiconductor substrate 11, an n-type source region 16 and an n-type drain region 17 are formed beside a floating gate electrode 13 and a control gate electrode 15 formed above it through a capacity insulating film 14.例文帳に追加

半導体基板１１における、浮遊ゲート電極１３及びその上に容量絶縁膜１４を介して形成された制御ゲート電極１５の側方には、ｎ型のソース領域１６とｎ型のドレイン領域１７とが形成されている。 - 特許庁

After a MOS type transistor having a gate insulating film 14, a gate electrode layer 16, a source region 24, and a drain region 26 is formed on one main surface of a silicon substrate 10, an interlayer insulating film 28 is formed to cover the transistor.例文帳に追加

シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。 - 特許庁

When the direction orthogonal to the linearly extending direction of the first control gate is assumed to be the orthogonal direction, the third floating gate is provided in a region located in the orthogonal direction of a region sandwiched between the first and the second floating gates.例文帳に追加

第１のコントロールゲートの直線状に延びる方向に直交する方向を直交方向としたとき、第１および第２のフローティングゲートに挟まれる領域の直交方向に位置する領域に第３のフローティングゲートが配置されている。 - 特許庁

A first transistor including the lower insulating film in the first region and the intermediate insulating film as gate insulating films, and a second transistor including the lower insulating film in the second region, the intermediate insulating film, and the upper insulating film as the gate insulating films are formed.例文帳に追加

第１の領域の下部絶縁膜と中間絶縁膜とをゲート絶縁膜として含む第１のトランジスタと、第２の領域の下部絶縁膜、中間絶縁膜、及び上部絶縁膜をゲート絶縁膜として含む第２のトランジスタとを形成する。 - 特許庁

Then a second drain region 16 used also for a drift region is formed in a way of self-alignment to the gate electrode 19 along the side wall of the trench through ion implantation of n-type impurities while using the gate electrode 19 for part of a mask.例文帳に追加

そして、このトレンチの側壁に沿って、ドリフト領域を兼ねる第２のドレイン領域１６を、ゲート電極１９をマスクの一部に用いたｎ型不純物のイオン注入により、ゲート電極１９に対して自己整合的に形成する。 - 特許庁

A second insulating layer is formed on a substrate and covers side walls of the gate line and the gate electrode, the first insulating layer, the semiconductor layer, and the ohmic contact layer, and at the same time, exposes the ohmic contact layer in the source region and the drain region.例文帳に追加

第二の絶縁層が基板に形成され、ゲートライン及びゲート電極と、第一の絶縁層と、半導体層と、オーミック接触層と、の側壁を覆うと共に、前記ソース領域とドレイン領域におけるオーミック接触層を露出させる。 - 特許庁

A second conducting pattern formed in a cell array region and an MOS transistor region, a dielectric film 11 and a first conducting pattern are continuously patterned, and a gate pattern of a cell transistor and a gate pattern of an MOS transistor are simultaneously formed.例文帳に追加

セルアレー領域及びＭＯＳトランジスタ領域に形成された第２導電膜パターン、誘電体膜１１及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを同時に形成する。 - 特許庁

A high-concentration impurity layer, which is at least an ohmic contact surface for a gate electrode M1b of a base layer (a P-type base region and a P-type semiconductor region P1) that is a path of a gate trigger current I_GT, is formed by a high-melting-point metal silicide layer LM.例文帳に追加

少なくとも、ゲートトリガ電流Ｉ_ＧＴの経路となるベース層（Ｐ型ベース領域、Ｐ型半導体領域Ｐ１）のゲート電極Ｍ１ｂとのオーミック接触面である高濃度不純物層を、高融点金属シリサイド層ＬＭで形成する。 - 特許庁

A bottom gate type thin film transistor is constituted which includes a semiconductor layer made of amorphous oxide containing In, Ga and Zn, and also has a source electrode or drain electrode formed before a source region or drain region when viewed from a gate electrode.例文帳に追加

Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層を備え、ゲート電極から見てソース領域又はドレイン領域の手前側にソース電極又はドレイン電極が形成されてなるボトムゲート型薄膜トランジスタを構成する。 - 特許庁

The top gate type thin-film transistor includes the semiconductor layer comprising the amorphous oxide including In, Ga, and Zn, and includes the source electrode or the drain electrode at a side opposite to a source region or a drain region viewed from a gate electrode.例文帳に追加

Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層を備え、ゲート電極から見てソース領域又はドレイン領域の向こう側にソース電極又はドレイン電極が形成されてなるトップゲート型薄膜トランジスタを構成する。 - 特許庁

In the semiconductor device having an MIS transistor provided with an FUSI gate electrode and the polysilicon resistor, a part provided in a contact formation region of the polysilicon resistor is silicified simultaneously with the gate electrode or an impurity diffusion region.例文帳に追加

ＦＵＳＩゲート電極とポリシリコン抵抗体とを有するＭＩＳトランジスタを備えた半導体装置において、ポリシリコン抵抗体のうちコンタクト形成領域に設けられた部分は、ゲート電極または不純物拡散領域と同時にシリサイド化される。 - 特許庁

The MISFET comprises first and second impurity-diffused regions of a second conductivity type, interposing a channel region, arranged in the surface layer of the semiconductor substrate; and a gate electrode formed on the channel region via a gate insulating film.例文帳に追加

このＭＩＳＦＥＴは、半導体基板の表層部に、チャネル領域を挟んで配置された第２導電型の第１及び第２の不純物拡散領域と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを有する。 - 特許庁

This transistor has a structure in which a heat conducting member 3a having a thermal conductivity higher than that of a gate insulation layer is provided so as to at least thermally couple to a gate electrode 3, corresponding to only either of a source region 12 and a drain region 13.例文帳に追加

ソース領域１２及びドレイン領域１３のいずれか一方のみに対応して、ゲート絶縁層に比して高い熱伝導率を有する伝熱部材３ａが、ゲート電極３に少なくとも熱的に連結して設けられた構成とする。 - 特許庁

When the semiconductor apparatus is put in an ON-state wherein a prescribed voltage is applied to the gate electrode 70, a degenerate region appears on the surface of the n^--type extended drain region 20 under the gate electrode 70, and a tunnel current flows through a border between a drain electrode 50 and a source electrode 80.例文帳に追加

ゲート電極７０に所定の電圧を印加するオン時には、ゲート電極７０下のＮ^-型延長ドレイン領域２０の表面に縮退領域が現れ、ドレイン電極５０とソース電極８０との境界部をトンネル電流が流れる。 - 特許庁

The silicon carbide layer includes a body region 3 that faces a gate electrode 9 via the gate insulating film 8 and has a first conductivity type and a pair of regions 2 and 4 that is separated from each other by the body region 3 and has a second conductivity type.例文帳に追加

炭化珪素層は、ゲート絶縁膜８を介してゲート電極９と対向しかつ第１導電型を有するボディ領域３と、ボディ領域３によって互いに分離されかつ第２導電型を有する１対の領域２、４とを含む。 - 特許庁

A first gate electrode 18 is provided on the first surface 14a via a first gate insulating film 19 so that one side of a first inversion layer 23 induced by application of a first gate voltage Vg1 contacts the first impurity region 15, and the other side is spaced apart from the second impurity region 16.例文帳に追加

第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。 - 特許庁

The drive transistor Trd includes a pair of current ends connected between a power supply and the light emitting element EL, a channel region between the pair of current ends, a first gate electrode into which a signal is written from a signal line, and a second gate electrode disposed facing the first gate electrode via the channel region.例文帳に追加

駆動トランジスタＴｒｄは、電源と発光素子ＥＬとの間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、信号線から信号が書き込まれる第１ゲート電極と、チャネル領域を間にして第１ゲート電極と対向する第２ゲート電極とを有する。 - 特許庁

Since the p^+-type gate region 2 is in such structure so as to directly abut on an n^--type channel layer 3, the n^--type channel layer 3 is pinched off easily by a depletion layer spread from the p^+-type gate region 2, thus suppressing an increase in a gate application voltage required for turning on a JFET.例文帳に追加

また、ｐ^+型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ^+型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 - 特許庁

In this method of manufacturing a semiconductor device, a substrate formed with a semiconductor layer on an insulation layer is prepared; argon ions are implanted into the surface of the semiconductor layer; a gate insulation film is formed on the semiconductor layer after the argon ion implantation; a gate electrode is formed on the gate insulation film; and a source region and a drain region are formed in the semiconductor layer.例文帳に追加

絶縁層上に半導体層が形成された基板を準備し、半導体層の表面にアルゴンイオン注入を行い、アルゴンイオン注入後の半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、半導体層にソース領域およびドレイン領域を形成する。 - 特許庁

A gate electrode 12 is provided on a whole side face of the semiconductor layer 7 via a gate oxide film 11, and wirings 22 having barrier metals 21 are connected to the drain region 10, a gate electrode 11, and the source region 8 via the conductive film 3 via conductive plugs 19 having barrier metals 18.例文帳に追加

半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 - 特許庁

When the imperfect insulation region of a gate exists, a leakage current flows through the split gate electrode 30a of the block 22, where an imperfect insulation region exists in a gate insulation evaluation test, the thin film resistor 33 is blown out, and only the defective block 22 is isolated electrically.例文帳に追加

ゲートの絶縁不良箇所が存在すると、ゲート絶縁性評価テストにおいて、その不良箇所があるブロック２２の分割ゲート電極３０ａに薄膜抵抗体３３を介してリーク電流が流れるので、そのリーク電流によって薄膜抵抗体３３が溶断し不良ブロック２２だけが電気的に切り離される。 - 特許庁

A shortest distance between a region 31NN in which the cut portion 33 is formed in a side surface 31N of the N-type gate portion 30N and a side surface 32N of the N-type gate portion 30N is set to be shorter than the width of a portion immediately above a first active region in the N-type gate portion 30N.例文帳に追加

Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける第１活性領域の直上の部分の幅よりも小さく設定されている。 - 特許庁

When the width W of a depletion layer of a MOS capacitor that is formed in the second region 16 under the gate insulating film 19 when a power voltage is applied to the gate electrode 20 is given as W=√(2εϕ/qNa), the thickness Tsi of the second region 16 that is perpendicular to the direction of the gate length Lg is smaller than the width W of the depletion layer.例文帳に追加

ゲート電極２０に電源電圧を印加したときに、ゲート絶縁膜１９下の第２領域１６に形成されるＭＯＳキャパシタの空乏層の幅Ｗを、Ｗ＝√（２εφ／ｑＮａ）としたとき、ゲート長Ｌｇと直交する方向の第２領域１６の厚さＴｓｉが、空乏層の幅Ｗより小さい。 - 特許庁

In an ESD element 21, a plurality of gate electrodes 3 extending in one direction are parallel to each other on a p-type well region 2 formed on a surface of a semiconductor substrate 1 via a gate insulating film, just under the areas of gate electrodes 3 on a surface of the p-type well region 2 are channel regions 9.例文帳に追加

ＥＳＤ素子２１は半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。 - 特許庁

In order to solve the problem, the MOS semiconductor device is provided with a gate insulating film formed on the surface of a semiconductor region on an insulating supporting substrate, a gate electrode arranged so as to be contacted with the semiconductor region through the gate insulating film, a source electrode and a drain electrode.例文帳に追加

上記の課題を解決するため、絶縁性支持基板上の半導体領域の表面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して前記半導体領域に接するように配置されたゲート電極と、ソース電極と、ドレイン電極を有するＭＯＳ型半導体装置を提供する。 - 特許庁

A semiconductor device comprises: an oxide semiconductor film having a pair of oxynitride semiconductor regions containing nitrogen and an oxide semiconductor region placed in-between the pair of oxynitride semiconductor regions; a gate insulating film; and a gate electrode provided on the oxide semiconductor region via the gate insulating film.例文帳に追加

窒素を含む一対の酸窒化物半導体領域、および該一対の酸窒化物半導体領域に挟まれる酸化物半導体領域を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体領域上に設けられるゲート電極とを有する半導体装置。 - 特許庁

For example, an SRAM has gate electrodes 16 and 18 formed on an active region 22 not parallel, and a contact electrode 29 disposed between the gate electrodes 16 and 18 is disposed having its center positioned at a position where the interval between the gate electrodes 16 and 18 is wider than a center line C of the active region 22.例文帳に追加

例えばＳＲＡＭにおいて、活性領域２２上に非平行でゲート電極１６，１８が形成され、そのゲート電極１６，１８間に配置されるコンタクト電極２９を、その中心が活性領域２２の中心線Ｃよりもゲート電極１６，１８の間隔が広い方に位置するように配置する。 - 特許庁

The semiconductor device also includes: a silicon oxide film 107 which is formed within a trench 104 provided in the semiconductor substrate 100 and defines the FET formation region; a gate insulating film 110 which is formed on the FET formation region and the silicon oxide film 107; and a gate electrode 111 which is formed on the gate insulating film 110.例文帳に追加

半導体基板１００に設けられたトレンチ１０４内に形成され、ＦＥＴ形成領域を区画するシリコン酸化膜１０７と、ＦＥＴ形成領域及びシリコン酸化膜１０７の上に形成されたゲート絶縁膜１１０と、ゲート絶縁膜１１０の上に形成されたゲート電極１１１とを備えている。 - 特許庁

A MOS transistor comprises a substrate, an active region within the substrate, an interface oxide thin film on the substrate, a WSiN_y gate dielectric thin film formed on the interface oxide thin film, and a gate separated from the active region by the WSiN_y gate dielectric thin film.例文帳に追加

本発明のＭＯＳトランジスタは、基板と、前記基板内にあるアクティブ領域と、前記基板上にある界面酸化物薄膜と、前記界面酸化物薄膜上に形成されるＷＳｉＮ_ｙゲート誘電体薄膜と、前記ＷＳｉＮ_ｙゲート誘電体薄膜によって前記アクティブ領域から分離されるゲートとを含む。 - 特許庁

In a semiconductor apparatus, on an n-channel region 103 on which a second gate electrode material film (a TiN film) 111 contacting a gate insulating film 105 is not formed as a part of a gate electrode 151, a first gate electrode material film (a polysilicon layer) 107 functioning as an overetching absorption layer is previously formed when etching the second gate electrode material film (the TiN film) 111.例文帳に追加

ゲート絶縁膜１０５と接する第２ゲート電極材料膜（ＴｉＮ膜）１１１がゲート電極１５１の一部として形成されないｎチャネル領域１０３上に、第２ゲート電極材料膜（ＴｉＮ膜）１１１のエッチング時にオーバーエッチング吸収層として機能する第１ゲート電極材料膜（ポリシリコン膜）１０７を予め形成しておく。 - 特許庁

A gate electrode GA of a MOSQA for a peripheral circuit is configured with the same gate electrode structure as that of a nonvolatile memory cell having a two-layer gate electrode structure, and a contact hole SC for connecting conductive films 4 and 6 constituting the gate electrode GA is arranged at a position at which it overlaps in the plane with an active region LA in a plane of the gate electrode GA.例文帳に追加

２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。 - 特許庁

A first memory gate electrode MG1 consisting of a polycrystalline silicon film is formed on the gap-section side between a selective gate electrode CG and a memory gate electrode MG, and a second memory gate electrode MG2 consisting of the polycrystalline silicon film having an impurity concentration higher than that of the polycrystalline silicon film configuring the first memory gate electrode MG1 is formed on the source-region Srm side.例文帳に追加

選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に多結晶シリコン膜からなる第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜よりも不純物濃度の高い多結晶シリコン膜からなる第２メモリゲート電極ＭＧ２を設ける。 - 特許庁

A semiconductor device has gate electrodes 13 formed on an n-type active region including a semiconductor substrate 10 with gate insulating films 12 interposed, p-type source-drain regions 20 formed in regions of both sides of the gate electrodes 13 in the active region, and n-type pocket regions 18 formed from side faces of the respective p-type source-drain regions 20 in the active region toward below the gate electrodes 13 respectively.例文帳に追加

半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。 - 特許庁

The semiconductor layer includes: an inversion layer formation region arranged so as to be opposed to the gate region and used as a channel of the first transistor; and a conductive path formation region formed along the inversion layer formation region or so as to cross the inversion layer formation region and used as a channel of the second transistor.例文帳に追加

半導体層は、ゲート領域に対向するように配置され、第１のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第２のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。 - 特許庁

A region, on a substrate 11 of this semiconductor device 10, excluding a region corresponding to a channel region 32 is used as a seed crystal region, and a single-crystal film acting as a gate is crystal-grown on the substrate 11 in a form bypassing the channel region 32 by selective epitaxial growth or solid-phase epitaxial growth.例文帳に追加

半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。 - 特許庁

A capacitorless DRAM is provided with: a semiconductor layer which is located being separated from the surface of a substrate and which has a source region, a drain region and a channel region; an electric charge storage layer which is provided on the channel region; and a gate which is formed on the substrate in such a manner that it contacts the electric charge storage layer and the channel region.例文帳に追加

基板上面と離隔配置されたものであって、ソース領域、ドレイン領域及びチャンネル領域を備える半導体層、チャンネル領域上に備えられた電荷保存層、及び基板上にチャンネル領域及び電荷保存層と接するように形成されたゲートを備えることを特徴とするキャパシタレスＤＲＡＭである。 - 特許庁

A thin-film transistor 30 on an element substrate 10 has: a bottom gate structure; and a GOLD structure including a channel region 1g, a lightly-doped source region 1b, a lightly-doped drain region 1c, a heavily-doped source region 1d and a heavily-doped drain region 1e in an island-like semiconductor film 1a formed of a polysilicon film.例文帳に追加

素子基板１０上の薄膜トランジスター３０は、ボトムゲート構造を備え、かつ、ポリシリコン膜からなる島状半導体膜１ａにチャネル領域１ｇ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、高濃度ドレイン領域１ｅを備えたＧＯＬＤ構造を備えている。 - 特許庁

Each MISFET Tr1 has a source region 26 formed on a semiconductor layer 24, a drain region 28 formed on the semiconductor layer 24 apart from this source region 26, and a gate electrode 34 formed on the semiconductor layer 24 between the source region 26 and the drain region 28.例文帳に追加

ＭＩＳＦＥＴ Ｔｒ１は、半導体層２４に形成されたソース領域２６と、このソース領域２６と離れて半導体層２４に形成されたドレイン領域２８と、ソース領域２６とドレイン領域２８との間における半導体層２４上に形成されたゲート電極３４とを有している。 - 特許庁

Each MISFET Tr2 has a source region 46 formed on the semiconductor layer 24, a drain region 48 formed on the semiconductor layer 24 apart from this source region 46, and a gate electrode 54 formed on the semiconductor layer 24 between the source region 46 and the drain region 48.例文帳に追加

ＭＩＳＦＥＴ Ｔｒ２は、半導体層２４に形成されたソース領域４６と、このソース領域４６と離れて半導体層２４に形成されたドレイン領域４８と、ソース領域４６とドレイン領域４８との間における半導体層２４上に形成されたゲート電極５４とを有している。 - 特許庁

A body region 32 forming a channel is formed as a low concentration region where an impurity concentration is low by applying a voltage to a gate electrode 30, and also a high concentration region 34 having high impurity concentration of the same conductivity as the body region 32 is formed in a layered manner at a predetermined depth within the body region 32.例文帳に追加

ゲート電極３０に電圧を印加することによりチャネルを形成するボディ領域３２を不純物濃度の低い低濃度領域として形成すると共に、ボディ領域３２内の所定の深さにボディ領域３２と同一の導電型の不純物濃度の高い高濃度領域３４を層状に形成する。 - 特許庁

The semiconductor device is provided with a drain region 121, a P-type isolation region 13 working as a gate, and a source leadout layer 23 of a JFET via a channel region in which the P-type element isolation region 13 is reversely biased by a voltage applied to the drain region 121 and a depletion layer extends, and the JFET is formed.例文帳に追加

ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 - 特許庁

To provide a semiconductor memory device in which the depth of an element isolation region is adjusted for each of different element formation regions such as a contact region, selective gate region, and memory cell region, for easy embedding of an insulating film for each element isolation region, resulting in improved reliability in electrical characteristics of element isolation regions.例文帳に追加

コンタクト領域、選択ゲート領域及びメモリセル領域等の異なる素子形成領域毎に素子分離領域の深さを調整して、素子分離領域毎に絶縁膜の埋め込みを容易にし、各素子分離領域の電気的特性の信頼性を向上する半導体記憶装置を提供する。 - 特許庁

A first negative voltage is applied to the first well region to induce a reverse bias higher than a junction withstand voltage between the first well region and the memory electrode near the second gate electrode, so that hot electrons can be injected into the charge storage region (6), and moreover the electrons can be injected into the charge storage region (6) from the well region.例文帳に追加

前記第１ウェル領域に第１負電圧を与え前記第２ゲート電極寄りのメモリ電極との間で接合耐圧以上の逆バイアス状態を形成してホットエレクトロンを電荷蓄積領域に注入可能にされ、また、エレクトロンをウェル領域から電荷蓄積領域に注入可能にされる。 - 特許庁

In a body region 30 of an insulated gate semiconductor device 20 which is constituted as a trench IGBT and in the body region 30 in a bonded part to an emitter region 32, a high concentration region 34 is formed by using P-type semiconductor whose impurity concentration is higher than that of the body region 30, so as not to be in contact with trench gates 28.例文帳に追加

トレンチＩＧＢＴとして構成された絶縁ゲート型半導体装置２０のボディ領域３０とエミッタ領域３２との接合部分のボディ領域３０内にトレンチゲート２８とは接触しないようボディ領域３０より不純物濃度が高いｐ型半導体により高濃度領域３４を形成する。 - 特許庁

In this manner, an impurity profile of the p-n junction becomes abrupt, and further, an impurity concentration of a junction region forming the p-n junction with the gate region GR in the channel-formed region is higher than those of a center region in the channel-formed region and of an epitaxial layer EPI.例文帳に追加

これにより、ｐｎ接合の不純物プロファイルを急峻にするとともに、チャネル形成領域のうち、ゲート領域ＧＲとｐｎ接合を形成する接合領域の不純物濃度が、チャネル形成領域の中央領域の不純物濃度およびエピタキシャル層ＥＰＩの不純物濃度よりも高くする。 - 特許庁