「gate region」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

A local region 34 is formed in which hydrogen atom is locally unevenly distributed in a region opposite to the gate electrode 58 of the semiconductor layers 32.例文帳に追加

半導体層３２のうちのゲート電極５８が対向している領域に、水素原子が局所的に偏在している局所的領域３４が形成されていることを特徴としている。 - 特許庁

A dummy gate electrode 16c is formed on the semiconductor substrate 11 between the active region of the first access transistor TrA1 and the substrate contact region Rsub.例文帳に追加

そして、第１のアクセストランジスタＴｒＡ１の活性領域と基板コンタクト領域Ｒｓｕｂとの間に位置する半導体基板１１上にはダミーゲート電極１６ｃを形成する。 - 特許庁

The semiconductor device has a spacer formed at a side surface of a gate, partially superimposed on the upper part of an epitaxial layer formed on the source region and drain region of a substrate.例文帳に追加

本発明による半導体素子は、ゲートの側面に形成されているスペーサが基板のソース領域及びドレーン領域上に形成されているエピタキシャル層の上部と一部重畳する。 - 特許庁

Subsequently, after performing the first anneal step (s300), impurity injection to construct a pocket region and an extension region is performed on the semiconductor substrate on both sides of the gate electrode (s400).例文帳に追加

次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。 - 特許庁

Contact regions 110 and 111 are forme don both sides of the channel region 103a, and a reserve region 112 is formed between the gate electrode 108 and drain electrode 107.例文帳に追加

チャネル領域１０３ａの両側にコンタクト領域１１０,１１１が形成され、ゲート電極１０８とドレイン電極１０７の間にリサーフ領域１１２が形成されている。 - 特許庁

A first connection line group is provided in a peripheral region adjacent to the first display region and the first connection line group electrically connects the driving chip and the second gate line group.例文帳に追加

第１表示領域に隣接した周辺領域には第１連結ライン群が具備され、第１連結ライン群は駆動チップと第２ゲートライン群とを電気的に連結している。 - 特許庁

By a reduction in the width of the contact impurity region, the contact impurity region can be restrained from approaching the gate structure of the peripheral MOS transistor, and the source/drain regions of the peripheral MOS transistor can be restrained from increasing in effective impurity concentration.例文帳に追加

この横幅の減少により、コンタクト不純物領域がゲート構造に接近するのを抑え、周辺ＭＯＳトランジスタの実効的ソース、ドレイン濃度の上昇を抑える。 - 特許庁

Even if a comparatively high voltage is applied to the gate electrode 24, a forward current flowing through a P-N junction composed of a body region and a source region is limited by the resistive part 52.例文帳に追加

ゲート電極２４に比較的高電圧が印加されても、ボディ領域とソース領域とで構成されるｐｎ接合に流れる順方向電流は抵抗部５２によって制限される。 - 特許庁

The gate G_MT of the memory transistor MT is formed with a MONOS structure on the second body region 106 so as to straddle the second body region 106 and the first impurity diffusion layer 104.例文帳に追加

第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。 - 特許庁

One of a source region and a drain region of an erasure TFT 105 is connected to a current supply line 108 and the other is connected to a gate signal line 106.例文帳に追加

消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。 - 特許庁

Ions, having polarity opposite to that of the impurity ions composing a p-type well 3, are implanted to form a first channel region 5b in the edge part of a gate electrode 7n and a second channel region 12, which gives influence only on the shallow region of an n--type semiconductor region 8.例文帳に追加

ｐ型ウェル３を構成する不純物イオンとは逆の極性を持つイオンをイオン注入にて打ち込み、ゲート電極７ｎの端部の第１チャネル領域５ｂおよびｎ^-型半導体領域８の浅い領域のみに影響を与える第２チャネル領域１２を形成する。 - 特許庁

Implantation of dopant element such as Phosphorus is performed by using the gate electrode 20 as a mask, a heavily doped n^+-type region 22a as a source/drain region, a lightly doped n^--type region 22b and a channel region 24 which are shown in Fig. (B) are formed finally.例文帳に追加

該ゲート電極２０をマスクとしてリンなどの不純物元素のイオン打ち込みを行うことで、最終的には図３（Ｂ）に示すようなソース／ドレイン領域としての高濃度のＮ^+型不純物拡散領域２２ａ、低濃度のＮ^-型不純物拡散領域２２ｂ、及びチャネル領域２４が形成される。 - 特許庁

A first transistor region T1 is an n-MOS region, a second transistor region T2 is a p-FET region, a base part dielectric layer 2 made of SiO_2 is formed on the first and second transistor regions, and an N+ polysilicon gate 4 is formed on the dielectric layer 2.例文帳に追加

第一トランジスタ領域（Ｔ１）がｎ−ＭＯＳ領域であり、第二トランジスタ領域（Ｔ２）がｐ−ＦＥＴ領域であり、ＳｉＯ２よりなる基部誘電体層（２）が、第１及び第２トランジスタ領域上に形成され、Ｎ＋ポリシリコンゲート（４）が誘電体層（２）の上に形成される。 - 特許庁

Meanwhile, the programming voltage is applied to the control active region and reading active region, and a minus voltage is applied to the erase active region, and by improving an electric field between the capacity coupled floating gate and the erase active region, an F-N tunneling is furthermore often generated.例文帳に追加

一方、制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域にマイナス電圧を印加して、容量結合された浮遊ゲートと消去活性領域との間の電界を高めることによって、Ｆ−Ｎトンネリングをさらによく起こす。 - 特許庁

The gate wiring 103 includes a first region 164 formed on the first active region 104 and having a first stress that is a tensile stress or a compression stress and a second region 162 having a first stress relieved more than that of the first region 164.例文帳に追加

ゲート配線１０３は、第１の活性領域１０４上に形成され、引張り応力又は圧縮応力である第１の応力を有する第１の領域１６４と、第１の領域１６４よりも緩和された第１の応力を有する第２の領域１６２とを有している。 - 特許庁

To provide a method of manufacturing a semiconductor device in which a silicide region and a non-silicide region are mixed such that poor silicide forming due to remaining silicide protection film between narrow gate electrodes of the silicide region, is prevented, and silicidation reaction in the non-silicide region is also surely prevented.例文帳に追加

シリサイド領域と非シリサイド領域が混在する半導体装置において、シリサイド領域の狭ゲート電極間にシリサイドプロテクション膜残りによるシリサイド形成不良を防止し、非シリサイド領域において確実にシリサイド化反応を防止する製造方法を提供する。 - 特許庁

A first gate oxide film 106, which is relatively the thickest, is formed on an input/output MOSFET active region, a first internal MOSFET active region and a second internal MOSFET active region which are mutually separated by a trench separation region 105.例文帳に追加

トレンチ分離領域１０５によって互いに分離されている入出力ＭＯＳＦＥＴ活性領域、第１の内部ＭＯＳＦＥＴ活性領域及び第２の内部ＭＯＳＦＥＴ活性領域のそれぞれの上に、相対的に最も厚い第１のゲート酸化膜１０６を形成する。 - 特許庁

In the manufacturing method of the semiconductor device, metal silicide films 64 are so formed by a silicide process on a gate electrode 30 and an n^+-type source region 53 of an LDMOSFET as to form no metal silicide film on an n^--type offset drain region 33, an n-type offset drain region 51, and n^+-type drain region 52.例文帳に追加

ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ^+型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ^+型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。 - 特許庁

In addition, on the semiconductor substrate 1 between the source region 2 and semiconductor region 4 and between the drain region 3 and semiconductor region 4, first and second floating gates 6a and 6b are mutually separated, and respectively formed through a first gate insulating film 5.例文帳に追加

そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。 - 特許庁

A first alignment layer 11 is formed so that the film thickness of a non-display wiring region part 11c disposed in a non-display region 4 and laminated on a gate bus line 12 and the film thickness of a display region part 11a disposed in a display region 3 are made different from each other.例文帳に追加

第１配向膜１１が、非表示領域４に配置され、かつゲートバスライン１２に積層される非表示配線領域部分１１ｃの膜厚と、表示領域３に配置される表示領域部分１１ａの膜厚とが、相互に異なるように形成される。 - 特許庁

In a nonvolatile semiconductor memory having a source region 6, a drain region 7, a channel region 8, and a gate electrode which are all provided in a semiconductor substrate, there are provided between the source region and the opposite drain thereto first and second channel regions 11, 12 having the impurity concentrations from each other.例文帳に追加

半導体基板にソース領域とドレイン領域とチャネル領域とゲート電極とを設ける不揮発性半導体記憶装置において、対向するソース領域とドレイン領域との間に不純物濃度の異なる第１のチャネル領域と第２のチャネル領域とを設ける。 - 特許庁

A first isolation region 14 and a second isolation region 8 are formed inside the top surface of a P substrate 13, a source 5c, a channel 15, and a drain 5b are formed inside the first isolation region 14, and a gate 5a is arranged on the channel region 15 for formation of an NMOSFET 5.例文帳に追加

Ｐ基板１３の上面内部に第１分離領域１４及び第２分離領域８を形成し、第１分離領域１４内にソース５ｃ、チャネル１５及びドレイン５ｂを形成してその上部にゲート５ａを配置することによりＮＭＯＳＦＥＴ５を形成する。 - 特許庁

In the semiconductor device having parallel p-n layers with n-type drift regions 2 and p-type partition regions 3, the drift region 2 and the partition region 3 being alternately arranged, a second trench 4 into which a gate electrode 7 is to be embedded is formed above the n-type drift region 2 or the p-type partition region 3.例文帳に追加

ｎ型ドリフト領域２とｐ型仕切領域３とを交互に配置した並列ｐｎ層を有する半導体装置において、ｎ型ドリフト領域２またはｐ型仕切領域３の上部に、ゲート電極７を埋め込むための第２トレンチ４が設けられている。 - 特許庁

Also, the ions, having polarity opposite to that of the impurity ions composing an n-type well 4, are implanted to form a first channel region 5a in the edge part of a gate electrode 7p and a second channel region 13, which gives influence only on a shallow region of a p--type semiconductor region 9.例文帳に追加

また、ｎ型ウェル４を構成する不純物イオンとは逆の極性を持つイオンをイオン注入にて打ち込み、ゲート電極７ｐの端部の第１チャネル領域５ａおよびｐ^-型半導体領域９の浅い領域のみに影響を与える第２チャネル領域１３を形成する。 - 特許庁

A thin insulating layer has a thickness less than 2 nm, so that a tunnel current flows through the dielectric thin film between the gate terminal doping region and the connection doping region of the storage MOSFET and can be adjusted by the doping of the terminal region and the connection doping region.例文帳に追加

薄い絶縁層が２ｎｍよりも薄い厚さを有しており、これにより記憶ＭＯＳＦＥＴのゲート端子ドーピング領域と、接続ドーピング領域との間で誘電性薄膜を通ってトンネル電流が流れ、端子領域と接続ドーピング領域とのドーピングによって調整可能である。 - 特許庁

Particularly, this JFET is a vertical type JFET, and has a channel region for forming a current path in the substrate depthwise direction of the semiconductor substrate, and a gate region formed in the depthwise direction to hold this channel region and controlling the channel width of the channel region according to the signal charge.例文帳に追加

特に、このＪＦＥＴは、縦型ＪＦＥＴであり、半導体基板の基板深さ方向に電流経路を形成するチャネル領域と、このチャネル領域を挟み込むように深さ方向に形成され、信号電荷によってチャネル領域のチャネル幅を制御するゲート領域とを備える。 - 特許庁

To solve the problem that the film thickness of a mask resist during ion implantation varies in a transistor in which trenches are formed between a source region and a drain region, and a channel region under a gate electrode which is positioned at a location sandwiched between them, and an LDD region is formed.例文帳に追加

ソース領域及びドレイン領域とそれらに挟まれる位置のゲート電極下のチャネル領域との間にトレンチを形成し、当該トレンチの表面に不純物をイオン注入してＬＤＤ領域を形成するトランジスタにおいて、イオン注入のマスクレジストの膜厚が溝内でばらつく。 - 特許庁

The method comprises a process for forming a dummy gate on a semiconductor substrate, a process for forming a source/drain diffusion region by introducing impurities in the semiconductor substrate using the dummy gate as a mask, a process for forming an insulating film around the dummy gate, a process for forming an opening by removing the dummy gate, and a process for forming a gate electrode in the opening via a gate insulating film.例文帳に追加

半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、及び前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備する方法である。 - 特許庁

The semiconductor device has an island-shaped semiconductor layer formed on a substrate and having a first impurity region and a second impurity region at a prescribed interval, a gate insulating film formed on the island-shaped semiconductor layer, and a gate electrode formed in a region on the gate insulating film between the first impurity region and the second impurity region, the island semiconductor layer having a polygonal plane shape whose angles are all obtuse.例文帳に追加

基板上に形成され、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を有する島状半導体層、前記島状半導体層上に形成されたゲート絶縁膜、及び前記第１の不純物領域及び第２の不純物領域の間の領域に対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記島状半導体層の平面形状は、すべての角が鈍角である多角形であることを特徴とする。 - 特許庁

In addition to a surface P+ pinning layer 7 on a photodiode surface and a surface P- region 12 directly below a transfer gate electrode 10, a surface p- region 11 is formed therebetween on an overlapping region of the photoelectric conversion and accumulation section 4 to form an electric field directed from the surface P- region 11 on an overlapping region surface to a drain region through the surface P- region 12.例文帳に追加

フォトダイオード表面の表面Ｐ＋ピンニング層７と、転送ゲート電極１０下の表面Ｐ−領域１２に加えて、これらの間で光電変換蓄積部４のオーバーラップ領域上に表面Ｐ−領域１１を形成することにより、このオーバーラップ領域表面の表面Ｐ−領域１１から表面Ｐ−領域１２を介してドレイン領域に向かう電界を形成している。 - 特許庁

The solid state imaging device is characterized by being provided with a first conductivity type semiconductor region 301, a second conductivity type signal storage region 302 for storing signal charges formed in the first conductivity type semiconductor region 301, and a gate electrode 305 formed on the first conductivity type semiconductor region 301 through a gate insulating film 304 to cover a region above the second conductivity type signal storage region 302.例文帳に追加

第１導電型半導体領域３０１と、前記第１導電型半導体領域３０１に形成された、信号電荷を蓄積する第２導電型信号蓄積領域３０２と、前記第１導電型半導体領域３０１上にゲート絶縁膜３０４を介して形成され、前記第２導電型信号蓄積領域３０２上の領域を覆うよう形成されたゲート電極３０５とを具備したことを特徴とする固体撮像装置である。 - 特許庁

An upper surface which is adjacent to the gate electrode 24 out of the upper surface of the second semiconductor region 18 between the gate electrode 24 and the drain electrode 22 is a first region 40 having a first surface level density, and the upper surface adjacent to the first region 40 is a second region 42 having a second surface level density lower than the first surface level density.例文帳に追加

ゲート電極２４とドレイン電極２２の間の第２半導体領域１８の上面のうちの、ゲート電極２４に隣接する範囲の上面は、第１表面準位密度を有する第１領域４０であり、第１領域４０に隣接する範囲の上面は、第１表面準位密度より低い第２表面準位密度を有する第２領域４２である。 - 特許庁

This semiconductor device is provided with a first conductive well region formed in a semiconductor substrate, a second conductive source/drain region of a conductive type opposite to the first conductive type formed closely to the surface of the well region, a gate insulating film constituted of metallic oxide formed on the well region, and a gate electrode constituted of first conductive type polysilicon.例文帳に追加

半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。 - 特許庁

A lightly doped region Y where both n+-type impurities and p+-type impurities do not exist is made on a gate electrode 14 by providing a predetermined interval between the openings of ion implantation masks, when forming the source/drain diffusion layer 37 in an n MOSFET region and the source/drain region 38 in a p MOSFET region in a self alignment process at the gate electrode.例文帳に追加

ゲート電極に自己整合的にｎＭＯＳＦＥＴ領域のソース／ドレイン拡散層３７およびｐＭＯＳＦＥＴ領域のソース／ドレイン拡散層３８を形成する際に、それぞれのイオン注入マスクの開口部間に所定の間隔を設けて、ゲート電極１４上に、ｎ＋型不純物とｐ＋型不純物とがともに存在しない低濃度な領域Ｙを形成する。 - 特許庁

Moreover, an n+ source region 6 is formed in the layer 3, in such a way that the region 6 is involed in the region 5 and is exposed to the surface of the layer 3 and an insulating gate 8 is formed on the region 5, which is interposed between the regions 4 and 6 on the surface of the layer 3 via a gate oxide film 7 of a thin film thickness.例文帳に追加

また、ｐ型ウェル領域５に内包され、半導体層３の表面に露出するように半導体層３内にｎ＋型ソース領域６が形成されており、半導体層３表面における、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間に介在するｐ型ウェル領域５上には、薄い膜厚のゲート酸化膜７を介して絶縁ゲート８が形成されている。 - 特許庁

To separately control a distance from a channel into optimum states under a gate electrode of a salicide layer on a source/drain region of a MOS transistor in an LDD structure, and a distance from a channel into optimum states under a gate electrode of a deep diffusion layer in the source/drain region.例文帳に追加

ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。 - 特許庁

An a gate insulating film of a display region is removed with back-face exposure 100 using a mask 10, the gate insulating film 7 of the display region can be widely removed while only parts just above common electrodes 4 remain and light transmittance at an opening is enhanced.例文帳に追加

マスク１０を用い、背面露光１００により表示部のゲート絶縁膜を除去するので、共通電極４の直上の部分のみを残して、表示部のゲート絶縁膜７を幅広く除去することができ、開口部の光透過率が高くなる。 - 特許庁

There is provided a MOS transistor, wherein a gate electrode 104 is formed via a gate insulating film 103 on a silicon substrate 101, so as to straddle the border of an element isolation region 102 formed in a silicon substrate 101, and regions other than the element isolation region 102.例文帳に追加

シリコン基板１０１に形成された素子分離領域１０２とその素子分離領域１０２以外の領域との境界を跨ぐように、シリコン基板１０１上にゲート絶縁膜１０３を介してゲート電極１０４が形成されたＭＯＳトランジスタを備える。 - 特許庁

A plurality of first peripheral transistors formed in the region other than the functional n-channel transistor in the p-type impurity region PWL are formed so that a peripheral n-type gate structure and a peripheral p-type gate structure coexist in a plan view.例文帳に追加

ｐ型不純物領域ＰＷＬの、平面視における機能用ｎチャネル型トランジスタ以外の領域に形成される複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。 - 特許庁

In an nMOS, the plane of the source/drain region parallel to the gate width direction is brought into contact with an element isolation film into which a silicon nitride film is inserted, and the plane of the source/drain region in parallel to a gate length direction comes into contact with the element isolation film composed only of a silicon oxide film.例文帳に追加

ｎＭＯＳにおいては、ゲート幅方向と平行なソース・ドレイン領域の面がシリコン窒化膜が挿入された素子分離膜と接し、ゲート長方向と平行なソース・ドレイン領域の面がシリコン酸化膜のみからなる素子分離膜と接している。 - 特許庁

A field-effect transistor has: a fin-like channel region 102 comprising a graphene formed on a substrate 101; a gate electrode 104; and a source electrode 105 and drain electrode 106 connected to the channel region 102 so as to be provided on both sides of the gate electrode 104.例文帳に追加

基板１０１の上に形成されたグラフェンからなるフィン状のチャンネル領域１０２と、ゲート電極１０４およびゲート電極１０４を挟んでチャンネル領域１０２に接続されたソース電極１０５およびドレイン電極１０６とを備える。 - 特許庁

By thus forming a deep source region and a deep drain region, current flow that would otherwise concentrate on a shallow part in the gate electrode becomes uniform throughout the trench portion to widen an effective gate width because of the concave and convex portions formed in the well.例文帳に追加

このように、ソース領域とドレイン領域を深く形成することで、ゲート電極部位で浅い部分に集中して流れていた電流がトレンチ部の全体に一様に流れるようになり、ウェルに形成された凹凸によって実効的なゲート幅が広がる。 - 特許庁

Moreover, a plurality of gate fingers 6b are extensively allocated to hold the forming region SDR toward the forming region SDR of the Schottky barrier diode D1 at the center from the gate finger 6a at the area near both longer sides at the main surface of the semiconductor chip 5b.例文帳に追加

また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 - 特許庁

A plurality of gate fingers 6b are extendingly disposed so as to interpose the Schottky barrier diode D1 forming region SDR therebetween, from gate fingers 6a located close to both long sides of the principal surface of the semiconductor chip 5b toward the forming region SDR at the center.例文帳に追加

また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 - 特許庁

A silicon nitride film 5 is formed on the silicon oxide film 4 acting like a gate insulation film of an I/O film forming region; and the High-k insulation material, an HfSiO film 7 in this case, acting like a gate insulation film of a low leak film forming region is formed in this state.例文帳に追加

Ｉ／Ｏ用膜形成領域のゲート絶縁膜となるシリコン酸化膜４上にシリコン窒化膜５を形成しておき、この状態で低リーク用膜形成領域のゲート絶縁膜となるHigh-k絶縁材料、ここではＨｆＳｉＯ膜７を形成する。 - 特許庁