「gate region」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

A control gate is provided, which includes a first part positioned adjacent to the remote end of the first part of the floating gate and insulated therefrom and a second part positioned adjacent to the channel region.例文帳に追加

制御ゲートは、フローティングゲートの第１部分の遠方端に隣接配置されてそこから絶縁された第１部分と、チャンネル領域に隣接配置された第２部分とを含む。 - 特許庁

The multiple-gate memory cell includes a continuous, multiple-gate channel region 58 beneath the plurality of gates 50, 51 in the series, with charge storage locations between some or all of the gates.例文帳に追加

マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 - 特許庁

After the resist 205 is stripped off, a thick gate insulating film 208 is formed by oxidation, so that a gate insulating film formed in the region A may become a desired thickness.例文帳に追加

レジスト２０５を剥離した後、酸化処理を行い、高圧系トランジスタ形成領域Ａのゲート絶縁膜が所望の膜厚となるように厚膜ゲート絶縁膜２０８を形成する。 - 特許庁

At least a laminate of a gate insulation film 6 and a gate electrode 7, and an active region 13 are formed on a silicon substrate and then an underlying interlayer insulating film 10 is also formed.例文帳に追加

シリコン基板上に、ゲート絶縁膜６及びゲート電極７の積層体と、活性領域１３とを少なくとも形成し、更に下地層間絶縁膜１０を形成する。 - 特許庁

The gate insulating film is locally formed thick in a first portion pinched in between the layers of a peripheral region of the insular flat pattern of the semiconductor film and of the gate electrode.例文帳に追加

ゲート絶縁膜は、半導体膜における島状の平面パターンの周辺領域とゲート電極との層間に挟持される第１部分において、局所的に厚く形成されている。 - 特許庁

To provide still more addition cooling by a cavity and gate region in a gate/cavity insert for injection molding having one or a plurality of inwardly extending cooling fluid flow passages.例文帳に追加

内部に延びる一つ若しくは複数の冷却流体流路を有した射出成形用ゲート・キャビティインサートにおいて、キャビティおよびゲート領域により一層の追加冷却を提供する。 - 特許庁

A first insulation layer, a floating gate, a second insulation layer, and a control gate are provided on a semiconductor substrate where a channel forming region is formed between a pair of impurity regions.例文帳に追加

一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。 - 特許庁

In the field-effect transistor 40, a gate electrode 16 is formed on the channel part 4 on the main surface of the first semiconductor island-shaped region 32a through a gate insulating film 15.例文帳に追加

電界効果型トランジスタ４０は、第１の半導体島状領域３２ａの主表面側のチャネル部４上にゲート絶縁膜１５を介してゲート電極１６が形成されている。 - 特許庁

The electrode 6NA of a gate electrode 6N is formed on the upper surface of an SOI layer 4 through the intermediary of a gate insulating film 5N in the element forming region of an SOI substrate 1.例文帳に追加

ゲート電極６Ｎの電極部６ＮＡは、ＳＯＩ基板１の素子形成領域において、ゲート絶縁膜５Ｎを介してＳＯＩ層４の上面上に形成されている。 - 特許庁

After sidewalls are formed on the gate electrodes 142a-142c, another p-type impurity region is formed by implanting ions in the source cell SC1, by using the gate electrodes 142a-142c as masks.例文帳に追加

そして、それらゲート電極にサイドウォールを形成した後、当該ゲート電極をマスクとしてソースセルＳＣ１に対してイオン注入を行って、Ｐ型の不純物領域を形成する。 - 特許庁

One gate groove 83 is formed above the embedded region 24 in one active groove 22a so that the gate electrode plug 48 can be prevented from being parted, and that an electrode pattern can be simplified.例文帳に追加

１個の活性溝２２ａ内では、埋込領域２４よりも上の部分で１個のゲート溝８３が形成されるから、ゲート電極プラグ４８が分断されず、電極パターンが簡単になる。 - 特許庁

In this semiconductor device, after a threshold value control region 2 is formed on an overall surface of a p-type semiconductor substrate 1, a gate insulating film 3 and a gate electrode 4 are formed on the semiconductor substrate 1.例文帳に追加

ｐ型半導体基板１の全面に、しきい値制御用領域２を形成した後、半導体基板１上に、ゲート絶縁膜３及びゲート電極４を形成する。 - 特許庁

In a field-effect transitor 40, a gate electrode 16 is formed on the channel part 4 on the main surface of one semiconductor island-shaped region 32a through a gate insulating film 15.例文帳に追加

電界効果型トランジスタ４０は、前記一方の半導体島状領域３２ａの主表面側のチャネル部４上にゲート絶縁膜１５を介してゲート電極１６が形成されている。 - 特許庁

N channel MOSFETs 101, 102 on a P type well region 11 comprise polycrystalline silicon gate electrodes 13a, 13b of practically the same size, respectively, through a gate oxide film 12.例文帳に追加

Ｐ型のウェル領域１１上の各ＮチャネルＭＯＳＦＥＴ１０１，１０２は、ゲート酸化膜１２を介して実質同一寸法の多結晶シリコンゲート電極１３ａ，１３ｂを有する。 - 特許庁

After an n-type semiconductor region 6 is formed on the principal surface of a semiconductor substrate 1Sub, a memory gate electrode MG and the charge storage layer CSL of a split-gate type memory cell are formed thereon.例文帳に追加

半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。 - 特許庁

The gate electrode is covered with a compressive stress film accumulating compressive stress through a gate sidewall insulation film and an in-plane compressive stress is further applied to the channel region.例文帳に追加

さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。 - 特許庁

On the surface of a substrate with a gate insulating film formed, a first metal forming a gate electrode is deposited, and a metal film that becomes a mask is formed in a region in which the first metal remains.例文帳に追加

ゲート絶縁膜を形成した基板表面にゲート電極を構成する第１の金属を堆積し、第１の金属を残存させる領域にマスクとなる金属膜を形成する。 - 特許庁

Both the bottom gate insulation film 11a and top gate insulation film 11f are made of SiN, and the latter has a higher ratio of Si, so that a trap region is formed.例文帳に追加

ここで、ボトムゲート絶縁膜１１ａとトップゲート絶縁膜１１ｆは、共にＳｉＮによって構成されるが、トップゲート絶縁膜１１ｆの方がＳｉの比率が高く、トラップ領域が形成される。 - 特許庁

In forming a memory cell transistor of a flash memory, an STI 2 (shallow trench isolation) is formed on a silicon substrate 1, and a gate insulating film 5 and a floating gate electrode 4b are stacked and formed on an active region 3.例文帳に追加

フラッシュメモリのメモリセルトランジスタの形成で、シリコン基板１にＳＴＩ２を形成し、活性領域３にはゲート絶縁膜５、フローティングゲート電極４ｂを積層形成する。 - 特許庁

Consequently, the film thickness of the gate oxide film is made thicker while maintaining the gate oxide film in the cell region at a film thickness similar to that of the conventional structure.例文帳に追加

したがって、セル領域におけるゲート酸化膜を、従来の構造と同様な膜厚としたまま、ゲート引き出し配線領域におけるゲート酸化膜の膜厚を厚くすることができる。 - 特許庁

Further, by embedding the gate electrode in the substrate, a barrier to dark current is arranged between a charge transmission path formed below the gate electrode and a side wall of an element isolation region 12.例文帳に追加

また、ゲート電極を基板内に埋め込むことで、ゲート電極下に形成される電荷転送路と素子分離領域１２の側壁との間に、暗電流に対する防壁を設ける。 - 特許庁

Then, a gate electrode 5 is embedded within the trench 3 via a gate insulation film 4 so that height equal to that of the surface of the base region 2 is not reached, and a second recess is thereby formed.例文帳に追加

ついで、ゲート絶縁膜４を介して、トレンチ３の内部に、ベース領域２の表面と同じ高さにまで達しないようにゲート電極５を埋め込み、第２凹部を形成する。 - 特許庁

A control gate electrode 14 is formed on an active region partitioned by an element isolation insulating film of a semiconductor substrate 11, made of a silicon via a gate insulating film 13.例文帳に追加

シリコンからなる半導体基板１１の素子分離絶縁膜により区画されてなる活性領域上には、ゲート絶縁膜１３を介してコントロールゲート電極１４が形成されている。 - 特許庁

The method for manufacturing a semiconductor device comprises the steps of forming a gate insulating film 3 and a gate electrode 4a on a semiconductor substrate 1S, and then implanting an impurity to form a channel region 6 of the field effect transistor.例文帳に追加

半導体基板１Ｓ上にゲート絶縁膜３およびゲート電極４ａを形成した後に、電界効果トランジスタのチャネル領域６を形成するための不純物を導入する。 - 特許庁

A semiconductor device comprises a semiconductor substrate 1, an impurity region 4, gate electrodes 9a and 9b, and inter-layer insulating film 10 covering the gate electrodes 9a and 9b.例文帳に追加

半導体装置は、半導体基板１と、不純物領域４と、ゲート電極９ａおよび９ｂと、ゲート電極９ａおよび９ｂを覆う層間絶縁膜１０とを備える。 - 特許庁

A semiconductor device comprises a first semiconductor region, second semiconductor regions, third semiconductor regions, fourth semiconductor regions, gate regions, gate insulating films, and electric-field relaxation regions.例文帳に追加

半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。 - 特許庁

To eliminate digging of side portion of a gate electrode of a semiconductor substrate, and to reduce variations of an overlap region between the gate electrode and an extension diffusion layer.例文帳に追加

半導体基板におけるゲート電極の側方部分の掘り込みをなくすと共に、ゲート電極とエクステンション拡散層とのオーバラップ領域のばらつきを低減できるようにする。 - 特許庁

To provide a semiconductor device microfabricated in structure and capable of controlling both gate electrode impurity infiltration into the channel region and gate electrode depletion, and to provide a method for manufacturing the same.例文帳に追加

微細化され、ゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とを共に抑制しうる半導体装置及びその製造方法を提供する。 - 特許庁

The floating gate electrode 115 and the control gate electrode 116 are formed by etching so that these multilayer films may go direct with the element isolation region 108.例文帳に追加

浮遊ゲート電極１１５及び制御ゲート電極１１６が、これら積層膜を自己整合的にかつ素子分離領域１０８と直行するようにエッチングして形成されている。 - 特許庁

Furthermore, dummy gate bus lines and dummy source bus lines with wide breadths are formed along the edges adjacent to pixels and distant from the gate bus lines or the source bus lines in the effective display region 45.例文帳に追加

さらに、有効表示領域４５におけるゲートバス配線あるいはソースバス配線がなく画素が在る辺に沿って幅広のダミーゲートバス配線またはダミーソースバス配線を形成する。 - 特許庁

A contact hole 18 for electrically connecting the gate electrode 7 and a gate interconnection 10 is formed in an interlayer insulation film 8 above the trench 5 within a transistor region.例文帳に追加

また、ゲート電極７とゲート配線１０とを電気的に接続させるためのコンタクトホール１８を、層間絶縁膜８のうち、トランジスタ領域内におけるトレンチ５の上方の位置に形成する。 - 特許庁

The charge storage layer is formed at the first side part of the gate of the first conductivity type substrate and between the second conductivity type drain region and the gate.例文帳に追加

１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。 - 特許庁

A gate insulating film 6, a gate electrode 7, and an active region 5 functioning as a diode are provided on a silicon substrate and a first interlayer insulation layer 10 is formed by plasma process.例文帳に追加

シリコン基板上に、ゲート絶縁膜６、ゲート電極７及びダイオードとして機能する活性領域５を設け、プラズマプロセスによって第１の層間絶縁層１０を形成する。 - 特許庁

To improve CMOSFET performance by setting an appropriate face density of hafnium to be introduced to a region between a gate insulating film and a gate electrode with pMOSFET and nMOSFET.例文帳に追加

ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上を図る。 - 特許庁

A first spacer layer 28 is on at least part of the active region surface between a gate electrode 24 and a drain electrode 22 and between the gate electrode 24 and a source electrode 20.例文帳に追加

第１のスペーサ層２８が、ゲート電極２４とドレイン電極２２との間、およびゲート電極２４とソース電極２０との間の活性領域の表面の少なくとも一部の上にある。 - 特許庁

The gate electrode 12 is formed only in a flat region of the mesa, and a side etching amount of a channel layer 3 is increased accordingly to make a channel layer width smaller than a gate electrode width.例文帳に追加

また、ゲート電極１２をメサの平坦な領域にのみ形成し、その分チャネル層３のサイドエッチング量を大きくしてチャネル層幅がゲート電極幅よりも小さくされている。 - 特許庁

To provide a field-effect transistor with little gate induced drain leakage current and an integrated circuit which includes a thin insulator structure between a gate electrode and a source/drain region.例文帳に追加

ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。 - 特許庁

In addition, a plurality of gate structures each having a gate electrode and an insulating layer, both of which are separated from each other and respectively derived from the first conductive film and first insulating film, is provided in the cell region.例文帳に追加

セル領域に、相互に離間し、第１導電膜および第１絶縁膜に由来するゲート電極および絶縁層を有する複数の第１ゲート構造が配設される。 - 特許庁

To provide a method of manufacturing a recess gate of a semiconductor device, which can suppress occurrence of pointy horns in an etching process of a recess region during a recess gate process.例文帳に追加

リセスゲート工程中にリセス領域のエッチング工程で尖状のホーン（Ｈｏｒｎ）が発生することを抑制できる半導体装置のリセスゲート製造方法を提供すること。 - 特許庁

The n channel MIS transistor 11 includes a first gate electrode 14A, an n-type source-drain region 16c, and a plasma reaction film 18 that covers the upper surface of the n-type source-drain region 16c and the first gate electrode 14A.例文帳に追加

ｎチャネルＭＩＳトランジスタ１１は、第１のゲート電極１４Ａと、ｎ型ソースドレイン領域１６ｃと、第１のゲート電極１４Ａ及びｎ型ソースドレイン領域１６ｃの上面を覆う第１のプラズマ反応膜１８とを有している。 - 特許庁

In the Y direction which is in parallel with the main surface 1a, a trench 5 is formed so as to penetrate the P-type base region 2 from the N+ type source region 3, and a gate electrode 7 is formed on the surface of the trench 5 via a gate oxide film 6.例文帳に追加

そして、主表面１ａと平行を成すＹ方向において、ｎ^+型ソース領域３からｐ型ベース領域２を貫通するようにトレンチ５を形成し、トレンチ５の表面にゲート酸化膜６を介してゲート電極７を形成する。 - 特許庁

The thin-film transistor includes: a semiconductor layer formed on a substrate 10 and having a channel region 30a2 and source-drain regions 30a1, 30a3; and a gate electrode 30b arranged opposite to the channel region through a gate insulating film.例文帳に追加

薄膜トランジスタは、基板（１０）上に形成されており、チャネル領域（３０ａ２）及びソースドレイン領域（３０ａ１、３０ａ３）を有する半導体層と、チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極（３０ｂ）とを備える。 - 特許庁

Also, parts between the adjacent second fins 4n in the nMIS formation region are completely filled by the gate electrode 6, and the parts between the adjacent first fins 4p of the pMIS formation region are filled by the gate electrode 6 and an insulating film formed in the upper layer.例文帳に追加

また、ゲート電極６でｎＭＩＳ形成領域の隣接する第２フィン４ｎ間を完全に埋め込み、ゲート電極６およびその上層に形成される絶縁膜でｐＭＩＳ形成領域の隣接する第１フィン４ｐ間を埋め込む。 - 特許庁

With the p-MOS structure, the base body is an n-type silicon substrate 1, the high-potential electrode is a gate electrode 4, the low-potential electrode is a drain region (or a source region), and the insulation layer is a gate insulation layer 3.例文帳に追加

ｐ−ＭＯＳ構造をとるもので、基体がｎ型シリコン基板１であり、高電位電極がゲート電極４であり、低電位電極がドレイン領域（またはソース領域）２であり、絶縁層がゲート絶縁層３であることを特徴とする。 - 特許庁

The lateral MOS transistor includes a substrate 100, an active layer 101, the Locos oxide film 102, diffusion layers 103, 104 and 105, a gate oxide layer 106, a drain region 107, a source region 108, a body diffusion layer 109, and a gate polycide electrode 110.例文帳に追加

横型ＭＯＳトランジスタは、基板１００、活性層１０１、Ｌｏｃｏｓ酸化膜１０２、拡散層１０３、１０４、１０５、ゲート酸化層１０６、ドレイン領域１０７、ソース領域１０８、ボディ拡散層１０９、ゲートポリサイド電極１１０を備える。 - 特許庁