「gate region」に関連した英語例文の一覧と使い方(54ページ目) - Weblio英語例文検索

Then side walls 23a and 23b composed of an insulator are respectively formed on the side faces of the capacitor section of the memory cell region or the conductor wiring and the side faces of the gate electrode 13a in the peripheral circuit region by etching back the insulating film 23.例文帳に追加

絶縁膜２３をエッチバックして、メモリセル領域の容量部又は導体配線の側面と、上記周辺回路領域のゲート電極の側面とに、それぞれ絶縁体サイドウォール２３ａ，２３ｂを形成する。 - 特許庁

To nearly equally perform overetching to a p-type MOS region and an n-type MOS region when gate electrodes are formed in a semiconductor device having a p-type MOS (p-channel MOS transistor) and an n-type MOS (n-channel MOS transistor).例文帳に追加

ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）とｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）とを有する半導体装置で、ゲート電極形成時に、ｐＭＯＳ領域とｎＭＯＳ領域にほぼ同等のオーバーエッチングを施す。 - 特許庁

To make it possible to handle a specified region as a floating diffused layer, without depending upon the on-off control of the gate of a transistor in a semiconductor device constituted into a structure, wherein a plurality of regions, such as n-type regions and a p-type region, are provided on a semiconductor substrate.例文帳に追加

ｎ型やｐ型といった複数の領域を備えてなる半導体装置において、特定の領域をトランジスタのゲートのオン／オフによらずに浮遊拡散層として取り扱い得るようにする。 - 特許庁

An NMOS transistor MTST (n) to be measured, the gate electrode of which is electrically connected to the node N1 of a CBCM circuit 51, is formed in a p-type well region 8 provided in an n-type bottom well region 7.例文帳に追加

ＣＢＣＭ回路５１のノードＮ１にゲート電極が電気的に接続される測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）は、ボトムＮウェル領域７内の設けられたＰウェル領域８内に形成される。 - 特許庁

A polycrystal silicon film 17 in which a lower layer region consists of a crystalline particle 17a having a random orientation and an upper layer region consists of a crystalline particle 17b having a pillar orientation is used for a gate electrode 13a.例文帳に追加

下層領域がランダムな配向性をもつ結晶粒１７ａであり、かつ、上層領域が柱状の配向性をもつ結晶粒１７ｂである多結晶シリコン膜１７をゲート電極１３ａに用いる。 - 特許庁

In a second region adjacent to the first region, a floating gate 10 insulated from the n+ type drain layer 3, the p-type semiconductor layer 4 and the n+ type source layer 5, and formed on the embedded oxidized layer 2 is formed.例文帳に追加

第１領域に隣接する第２領域には、ｎ＋型ドレイン層３、ｐ型半導体層４及びｎ＋型ソース層５と絶縁分離され、埋め込み酸化層２の上に形成されるフローティングゲート１０が形成される。 - 特許庁

To solve the problem that a threshold voltage varies with increase in fixed charges due to the rise in the hydrogen concentration in a gate insulation film at hydrogen terminals of defects in a channel region or source-drain region in a hydrogenising process.例文帳に追加

水素化処理におけるチャネル領域やソース・ドレイン領域の欠陥の水素終端において、ゲート絶縁膜中の水素濃度向上により固定電荷増加に伴う閾値電圧の変動が発生する。 - 特許庁

An N-type polycrystalline silicon region 103A and a P-type polycrystalline silicon region 103B are formed in a polycrystalline silicon film 103 as the gate electrode to be adjacent to each other with the PN junction boundary 105 interposed.例文帳に追加

ゲート電極となる多結晶シリコン膜１０３中に、ＰＮ接合境界１０５を挟んで隣接するようにＮ型多結晶シリコン領域１０３ＡとＰ型多結晶シリコン領域１０３Ｂとが形成されている。 - 特許庁

More specifically, the conductivity and non-conductivity between the source region 31S and the drain region 31D are mutually switched, according to supplying and non-supplying of electrical sources VDD or VSS to the gate 31G.例文帳に追加

より具体的には、ソース領域３１Ｓ及びドレイン領域３１Ｄ間の導通及び非導通は、ゲート３１Ｇに対する電源ＶＤＤあるいはＶＳＳの供給及び非供給に応じて相互に切り換えられる。 - 特許庁

A gate electrode 9a of the MISFET (Q1)is formed on a substrate 1 of an active region L whose periphery is regulated by an element isolating trench 2 and stretches from one end to the other end of the active region L intersecting it.例文帳に追加

ＭＩＳＦＥＴ（Ｑ_1）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

The partition includes a communication gate for allowing communication between the first region and the second region, and includes a curved part composed of a wall having curved shape at least in one part, when viewed from the surface side of the microchip.例文帳に追加

該隔壁は、第１の領域と第２の領域とを連通させる連通口を備えており、マイクロチップ表面側からみたとき、湾曲した形状を有する壁からなる湾曲部を少なくとも一部に備える。 - 特許庁

Also, by controlling the drive condition (the intermediate potential to be applied to the gate) for the transfer transistor 2 in a controller 11, it is possible to adjust the ratio between the linear conversion type region and the logarithmic conversion type region.例文帳に追加

また、制御部１１によって、転送トランジスタ２の駆動条件(ゲートに印加する中間電位)を制御することにより、リニア変換型領域と対数変換型領域の割合を調整することが可能である。 - 特許庁

Of the gate electrode 350, the structure of the portion prepared on the side surface of the transistor activating region 104 is mutually different from that of the portion prepared on the top surface of the transistor activating region 104.例文帳に追加

ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 - 特許庁

Accordingly, the access transistor Q5 is formed into a DTMOS structure where its gate electrode and body region are connected by the contact 45, which is further electrically connected to the body region of the first driver transistor Q1.例文帳に追加

よって、アクセストランジスタＱ５はそのゲート電極とボディー領域との間がコンタクト４５で接続されたＤＴＭＯＳ構造になり、コンタクト４５はさらに第１ドライバトランジスタＱ１のボディー領域にも電気的に接続する。 - 特許庁

In this method, mask pillars 40 are formed by exposing and developing resist films at positions corresponding to contact hole forming areas on a source region 16 and a drain region 18 of a polycrystalline silicon film 14 and a gate electrode 34.例文帳に追加

多結晶シリコン膜１４のソース領域１６、ドレイン領域１８およびゲート電極３４の上の、コンタクトホール形成領域に対応した位置のレジスト膜を露光、現像してマスクピラー４０を形成する。 - 特許庁

The first gate electrode 230 comprises a silicide layer 235 on at least part of a region located on an element isolation film 50, and no silicide layer is in a region sandwiched by the first diffusion layer 226.例文帳に追加

そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。 - 特許庁

The pixel includes an impurity diffusion region FD of a floating diffusion configuration part and a gate electrode 34 of the pixel transistor having a recess 45 where part of the impurity diffusion region FD enters when viewed from the upper surface.例文帳に追加

画素において、フローティングディフージョン構成部の不純物拡散領域ＦＤと、上面から見て不純物拡散領域ＦＤの一部が入り込む凹み部４５を有する画素トランジスタのゲート電極３４とを有する。 - 特許庁

The first extraction electrode 3 is formed in a first dug region 7 formed by digging the first element isolating/insulating region 42 at a location separated from a side face of the second control gate 35.例文帳に追加

その第１引き出し電極３は、その第２コントロールゲート３５の側面から離れた位置のその第１素子分離絶縁領域４２を掘り下げた第１掘り下げ領域７の内部に設けられるものである。 - 特許庁

A height of the potential barrier formed in the barrier region 6 relative to the final transfer stage 4 is lower than a height of a potential barrier formed in the transfer gate region 7 relative to the final transfer stage 4.例文帳に追加

このバリア領域６の形成するポテンシャル障壁の最終転送段４に対する高さは、転送ゲート領域７によって形成されるポテンシャル障壁の最終転送段４に対する高さよりも低い。 - 特許庁

An evaluation element 501 is disposed on an evaluation cell formed in a chip region in each shot region of a semiconductor wafer, and a gate 505 which is an adjusting resistor is connected to the evaluation element 501.例文帳に追加

半導体ウェハの各ショット領域に形成されたチップ領域内に形成された評価セルには、評価素子５０１が配置され、評価素子５０１には、調整抵抗であるゲート５０５が接続されている。 - 特許庁

The gate electrode 9a of an MISFET (Q_1) is formed on the substrate 1 of an active region L, whose circumference is specified by an element isolation groove 2, and extending from one end to the other across the active region L.例文帳に追加

ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。 - 特許庁

The semiconductor chip is provided with a first layout L1 having a pad region 11 and a non-square gate region 12, and a second layout L2 obtained by rotating the first layout L1 by 180°.例文帳に追加

実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。 - 特許庁

A wiring 301a positioned in the upper part of the drain diffusion region 201a and the source diffusion region 201b of a transfer transistor QNi is short-circuited to a gate electrode 203 by a short-circuit wiring 302.例文帳に追加

転送トランジスタＱＮｉのドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの上方に位置する配線３０１ａは、短絡配線３０２によりゲート電極２０３と短絡されてダミー配線とされている。 - 特許庁

The transistor comprises: a third p-type semiconductor layer 8 between a gate region layer 6 and a drain region layer 7; and a potential fixed layer 4 extending from an n-type epitaxial layer 3 to a p^--type epitaxial layer 2.例文帳に追加

ゲート領域層６とドレイン領域層７との間に、ｐ型の第３半導体層８が設けられ、また、ｎ型エピタキシャル層３からｐ^-型エピタキシャル層２に達するように電位固定層４が設けられている。 - 特許庁

A gate insulation film 8 is formed, straddling the surface of a channel formation region 5 and the surface of the N-type epitaxial layer 3 adjacent to the surface of the channel formation region 5 on the N-type epitaxial layer 3.例文帳に追加

Ｎ型エピタキシャル層３上には、ゲート絶縁膜８が、チャネル形成領域５の表面およびチャネル形成領域５の表面に隣接するＮ型エピタキシャル層３の表面に跨って形成されている。 - 特許庁

When the potential of the body region 28 rises, the MOS transistor 40 is conductively connected and a voltage (V2) applied to the auxiliary drain region 43 formed in the MOS transistor is applied to the trench gate electrode 34.例文帳に追加

ボディ領域２８の電位が上昇すると、ＭＯＳトランジスタ４０が動通して、ＭＯＳトランジスタに形成されている補助ドレイン領域４３に印加されている電圧(Ｖ２)がトレンチゲート電極３４に印加される。 - 特許庁

An integrated circuit fabricated in a single silicon substrate includes a high-voltage output transistor having source and drain regions separated by a channel region, and a gate disposed over the channel region.例文帳に追加

単一のシリコン基板上に作製された集積回路は、チャネル領域によって分離されたソース領域及びドレイン領域と、チャネル領域上に配置されたゲートを有する高電圧出力トランジスタを含んでいる。 - 特許庁

Moreover, the top of the conductor layer of the trench gate 4 is made equal to or slightly higher than the main face of the semiconductor substrate by etching the semiconductor substrate, and then a channel region and a source region are formed through ion implantation.例文帳に追加

また、半導体基板をエッチングしてトレンチゲートの導体層の上面を半導体基板の主面と同等若しくはそれよりも高く形成した後、チャネル領域及びソース領域をイオン打込みで形成する。 - 特許庁

Gate electrodes 402 positioned in a 1st column 1 of 1st electrodes increase in the 1st portion P1 along the boundary (from the region I to the region II) and decrease in the 2nd portion P2 along the boundary.例文帳に追加

第一電極の第一列１に位置するゲート電極４０２は、第一部Ｐ１で、境界の方向（領域Ｉから領域ＩＩの方向）に沿って増加し、第二部Ｐ２では、境界の方向に沿って減少する。 - 特許庁

A dopant 120 is implanted, at the same time, into a polysilicon region 130 used for forming the gate electrode of an NMOS transistor and a source line 77 in the flash memory array region 90.例文帳に追加

ＮＭＯＳトランジスタのゲート電極を形成するために使用することになる多結晶シリコン領域１３０とフラッシュ・メモリ・アレイ領域９０内のソース線７７とに一緒に同時にドーパント１２０を打ち込む。 - 特許庁

In a MOS transistor having a nonsalicide structure, a silicide film 9d, 9e is formed only at a portion corresponding to the contact hole on a surface of a gate electrode 7b, a source region 4b, and the drain region 5b.例文帳に追加

そして、非サリサイド構造とするＭＯＳトランジスタに関しては、ゲート電極７ｂ、ソース領域４ｂ及びドレイン領域５ｂの表面のうちコンタクトホールに対応する部位のみにシリサイド膜９ｄ、９ｅを形成する。 - 特許庁

Subsequently, a p-type impurity is introduced below the n-type extension region 113 on the substrate 101 by taking at least the gate electrode 111a as a mask to form a p-type pocket region 114.例文帳に追加

続いて、少なくともゲート電極１１１ａをマスクとして、基板１０１におけるＮ型イクステンション領域１１３の下にＰ型不純物を導入することにより、Ｐ型ポケット領域１１４を形成する。 - 特許庁

By increasing the gate width, V_CE(on) is reduced, and a depletion layer extending from each base region during application of reverse voltage is made to moderately continue by the first p-type impurity region to ensure withstand voltage.例文帳に追加

ゲート幅を広げることでＶ_ＣＥ（ｏｎ）を低減し、第１ｐ型不純物領域によって逆方向電圧印加時に各ベース領域から広がる空乏層を緩やかに連続させて耐圧を確保する。 - 特許庁

This nonvolatile semiconductor storage device is divided into first and second regions I, II, and in the first region I, an n+ layer 9 is formed so as to extend from a source region 3 into under a floating gate 6.例文帳に追加

不揮発性半導体記憶装置は、第１、第２の領域Ｉ，ＩＩに分割され、第１の領域Ｉにおいて、ソース領域３から浮遊ゲート６の下に拡張してｎ＋層９が形成されている。 - 特許庁

In the region of semiconductor substrate 1, a source electrode 7 and an LDD region 5b are formed on one side, while a drain electrode 6 and an LDD layer 5a are formed on the other side, with a gate electrode 4 therebetween.例文帳に追加

半導体基板１の領域には、ゲート電極４を挟んで一方にソース電極７およびＬＤＤ領域５ｂが形成され、他方にドレイン電極６およびＬＤＤ層５ａが形成されている。 - 特許庁

Impurity ions are then implanted in a semiconductor substrate 1 by using the photoresist film 31 and the gate electrodes 9a, 9b as a mask, thus forming p-type pocket regions 42, 52, an extension region 43 and an impurity region 53.例文帳に追加

そして、フォトレジスト膜３１及びゲート電極９ａ，９ｂをマスクとして半導体基板１に不純物をイオン注入し、ｐ型ポケット領域４２，５２、エクステンション領域４３及び不純物領域５３を形成する。 - 特許庁

Accordingly, in an SiC semiconductor device equipped with a trench gate type vertical semiconductor element, the portion corresponding to the base region and the set channel region among the trench side surfaces is made to be a desired surface azimuth.例文帳に追加

したがって、トレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置において、トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできる。 - 特許庁

An N type epitaxial layer 1 is formed as a drain region, a P type body diffusion region 2 is formed in the epitaxial layer 1, and a hollow gate electrode 3 is formed so that the plane shape is polygonal.例文帳に追加

Ｎ型のエピタキシャル層１をドレイン領域とし、そのエピタキシャル層１内にＰ型のボディー拡散領域２を形成し、平面形状が多角形となるように中抜きされたゲート電極３を形成する。 - 特許庁

A semiconductor element array includes a plurality of access transistors having an active region 1 as a pair of source and drain regions and a gate electrode 2 formed on the active region 1 as a word line.例文帳に追加

半導体素子アレイは、一対のソース領域及びドレイン領域となる活性領域１と、活性領域１上に形成され且つワードラインとなるゲート電極２とから構成される複数のアクセストランジスタを有している。 - 特許庁

A source electrode 12 and a drain electrode 13 are formed via a silicide film 10 on the source region 7 and the drain region 8, and an insulating film 6 formed by anode oxidization is formed so that the gate electrode 5 can be covered.例文帳に追加

ソース領域７、ドレイン領域８上にシリサイド膜１０を介してソース電極１２、ドレイン電極１３が設けられ、陽極酸化による絶縁膜６がゲート電極５を覆うように設けられている。 - 特許庁

Thereafter, by selectively introducing impurities into the polysilicon thin film 12 via the gate insulation film 13 by ion implantation method or the like, an LDD region 19 and a source/drain region 18 are formed at the same time.例文帳に追加

その後、イオン注入法等によりゲート絶縁膜１３を介してポリシリコン薄膜１２に選択的に不純物を導入するとＬＤＤ領域１９とソース・ドレイン領域１８が同時に形成される。 - 特許庁

A nonplanar channel region is provided in predetermined regions of the first and second epitaxial layers overlapped with the gate electrode, and in one surface region of the semiconductor substrate located between the first and second epitaxial layers.例文帳に追加

非プレーナチャネル領域は、ゲート電極によってオーバーラップされた第１及び第２エピタキシャル層の一定領域及び第１及び第２エピタキシャル層間に位置する半導体基板の一表面領域内に設けられうる。 - 特許庁

To provide a semiconductor device adopting the structure of a CMOS transistor in which the occupying area planely overlapped with wirings for connecting an n^+-type active region to a p^+-type active region and a gate electrode.例文帳に追加

Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極とを平面的にオーバラップさせ占有面積を減少させた、ＣＭＯＳトランジスタの構造を採用した半導体装置を提供する。 - 特許庁

Each photosensitive cell has a photodiode 101, a transfer gate 102, a floating diffusion layer 103, an amplifying transistor 104, and a restting transistor 105 formed in a active region 100 surrounded by an element separating region.例文帳に追加

各感光セルでは、フォトダイオード１０１と、転送ゲート１０２と、フローティング拡散層部１０３と、増幅トランジスタ１０４と、リセットトランジスタ１０５とが、素子分離領域に囲まれた一つの活性領域１００内に形成される。 - 特許庁