「isolation region」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A gate insulating film 13 and a gate electrode 14 are formed on an active region which is partitioned by an element isolation region 12 formed on a semiconductor substrate 11.例文帳に追加

半導体基板１１に形成された素子分離領域１２によって区画された活性領域上にゲート絶縁膜１３及びゲート電極１４が形成されている。 - 特許庁

In the method of manufacturing the semiconductor substrate 41, an element isolation layer 12 for defining an SOI forming region 13 and a bulk forming region on a silicon substrate 11.例文帳に追加

半導体基板４１の製造方法は、シリコン基板１１上にＳＯＩ形成領域１３とバルク形成領域とを定義する素子分離層１２を形成する。 - 特許庁

In the semiconductor device, an epitaxial layer 3 is deposited on a substrate 2 and an LDMOSFET 1 is formed in a region sectioned by an isolation region 4.例文帳に追加

本発明の半導体装置では、基板２上にエピタキシャル層３が堆積し、分離領域４で区画された領域にＬＤＭＯＳＦＥＴ１が形成されている。 - 特許庁

The nonvolatile semiconductor storage device includes an element region 10 and an element isolation region 20 formed on a semiconductor substrate 1 with an x direction as a longitudinal direction.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１上にｘ方向を長手方向として形成された素子領域１０と素子分離領域２０とを備える。 - 特許庁

Further, the width of a superimposed diffusion layer 1121 for the source and drain region 112 is made larger than a distance between the gate electrode 103 and the element isolation region 109.例文帳に追加

また、ソース、ドレイン領域１１２の積み上げ拡散層１１２１の幅がゲート電極１０３と素子分離領域１０９との間の距離よりも大きくなるようにしている。 - 特許庁

A pad oxide film 2 and a silicon nitride film 3 are deposited on a silicon substrate 1, then photoresist is applied thereon, and an opening is provided to a region which is to serve as an element isolation region where photoresist is applied.例文帳に追加

シリコン基板１に、パッド酸化膜２及びシリコン窒化膜３を堆積した後、フォトレジストを塗布し、フォトレジストの素子分離領域となる領域を開口する。 - 特許庁

Adjacent transistors are element-separated by a partial isolation oxide film 10p in the thick film SOI region 101 and the thin SOI region 102 respectively.例文帳に追加

厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内はそれぞれ部分分離酸化膜１０ｐにより隣接するトランジスタ間が素子分離される。 - 特許庁

This CMOS image sensor includes a semiconductor substrate in which an active region and an element isolation region are segmented, a photodiode region and a transistor region which are formed on the active region, a gate electrode formed on the transistor region and having first and second heights, and a diffusion region formed by implanting impurity ions into the photodiode region and the transistor region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成された第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。 - 特許庁

The semiconductor device 100 includes a plurality of MOS transistors (high-voltage P-channel MOS transistors 11) each having an impurity region (N-type well region 51) of a first conductivity type and a low-concentration diffusion region (P-type offset diffusion region 3) of a second conductivity type, and the element isolation region 6.例文帳に追加

半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。 - 特許庁

A plurality of field effect transistors 223 are formed on a P type shallow well region 212, and a shallow element isolation region 214 on the P type shallow well region 223 has the depth which is more shallow than that of the junction between an N type deep well region 227 and the P type shallow well region 212.例文帳に追加

複数の電界効果トランジスタ２２３がＰ型の浅いウェル領域２１２上に形成され、かつ、Ｐ型の浅いウェル領域２２３上の浅い素子分離領域２１４が、Ｎ型の深いウェル領域２２７とＰ型の浅いウェル領域２１２との接合の深さよりも浅い深さを有する。 - 特許庁

An active region 10a and an active region 10b are isolated by an element isolation region 11, a first transistor of a first conductivity type is provided on the active region 10a, and a second transistor of a second conductivity type is provided on the active region 10b.例文帳に追加

活性領域１０ａと活性領域１０ｂとが素子分離領域１１により分離されており、活性領域１０ａ上には第１導電型の第１のトランジスタが設けられており、活性領域１０ｂ上には第２導電型の第２のトランジスタが設けられている。 - 特許庁

Each of the first LDMOS element 1 and the second LDMOS element 4 includes a gate, a drain region of a first conductivity type, a body region of a second conductivity type, and an element isolation region formed between the drain region of the first conductivity type and the body region of the second conductivity type.例文帳に追加

第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。 - 特許庁

To provide a highly reliable semiconductor storage device which inhibits an influence of a shape of a micro trench formed in an element isolation region of a peripheral circuit part with adjusting a depth of the element isolation region of a memory cell array and the peripheral circuit part.例文帳に追加

メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。 - 特許庁

A potential fixed region 104 is formed of an SOI layer between the first insulating isolation trench 109 and second insulating isolation trench 110, and the potential fixed region 104 is set (connected) to have the same potential as a collector potential of the IGBT.例文帳に追加

そして、第１絶縁分離トレンチ１０９と第２絶縁分離トレンチ１１０との間にＳＯＩ層からなる電位固定領域１０４を形成し、その電位固定領域１０４は、ＩＧＢＴのコレクタ電位と同電位になるように設定（接続）する。 - 特許庁

According to a manufacturing method of the element, the element isolation film which defines the active region on the semiconductor substrate defined the sell region is formed, the charge storing insulation film is formed on the whole surface of the semiconductor substrate in which the element isolation film is formed.例文帳に追加

この素子の製造方法によると、セル領域が定義された半導体基板に活性領域を限定する素子分離膜を形成し、素子分離膜が形成された半導体基板の全面に電荷貯蔵絶縁膜を形成する。 - 特許庁

In a region surrounded with a trench type element isolation region, longitudinal NPN pillars 12 are formed to cross each other in a plane mesh shape so that the depth DT and minimum opening width WTmin of a trench for element isolation and the width WP of the NPN pillars have a prescribed relationship.例文帳に追加

トレンチタイプの素子分離領域に囲まれた領域に縦方向のNPN ピラー12が平面メッシュ状に交差し、素子分離用トレンチの深さDTとその最小開口幅WTmin とNPN ピラーの幅WPが所定の関係を満たすように形成されている。 - 特許庁

The semiconductor substrate has the semiconductor substrate backside ground until the bottom of the element isolation region 14 is exposed after the semiconductor device is formed to make the semiconductor substrate 9 thin and to form the cavity in the element isolation region 14.例文帳に追加

この半導体基板は半導体素子を形成後に半導体基板裏面を素子分離領域１４の底面が露出するまで研磨もしくはエッチングして半導体基板９を薄くすると共に素子分離領域１４内部を空洞にする。 - 特許庁

A second conductive layer 18 is made to extend from upper part of this first conductive layer 13 into the element isolation region 16, and the surface of this second conductive layer 18 has the same plane as the surface of the element isolation region 16.例文帳に追加

この第１の導電層１３上から素子分離領域１６内まで延在して第２の導電層１８が形成されており、この第２の導電層１８の表面は素子分離領域１６の表面と同一平面を有している。 - 特許庁

An MOS transistor is formed din an element region 57 on a silicon substrate 30, an element isolation region 58 for electrically isolating the element region 57 is formed in an STI region 36, and the entirety is coated by an interlayer insulating film 37.例文帳に追加

シリコン基板３０上の素子領域５７にはＭＯＳトランジスタが形成され、この素子領域５７を電気的に分離する素子分離領域５８はＳＴＩ領域３６で形成されており、全体を層間絶縁膜３７が覆っている。 - 特許庁

An upper face 35N of a portion of the element-isolation insulating film, adjacent to a first source region 21N and a first drain region 22N of the n-type MOSFET, is positioned below an upper face 25N of the first source region and the first drain region.例文帳に追加

ｎ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに隣接する部分の上面３５Ｎは、第１ソース領域及び第１ドレイン領域の上面２５Ｎよりも下方に位置する。 - 特許庁

An upper face 35P of a portion of the element-isolation insulating film, adjacent to a second source region 21P and a second drain region 22P of the p-type MOSFET, is positioned above an upper face 25P of the second source region and the second drain region.例文帳に追加

ｐ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐに隣接する部分の上面３５Ｐは、第２ソース領域及び第２ドレイン領域の上面２５Ｐよりも上方に位置する。 - 特許庁

A source region 8a and a drain region 8b of relatively high impurity concentration are formed in the semiconductor substrate 3 on an element isolation region 2 side of the silicide block film 9 and in the semiconductor substrate 3 on the LDD region 7a side, respectively.例文帳に追加

そして、そのシリサイドブロック膜９の素子分離領域２側の半導体基板３内、およびＬＤＤ領域７ａ側の半導体基板３内に、比較的高不純物濃度のソース領域８ａおよびドレイン領域８ｂをそれぞれ形成する。 - 特許庁

An isolation region defining an active region of the bulk body element region of the substrate and defining first sacrificial patterns and first active patterns, which are sequentially stacked on a first element region of the floating body element regions of the substrate is formed.例文帳に追加

バルクボディ素子領域の基板の活性領域を画定するとともに、フローティングボディ素子領域のうち第１素子領域の基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する。 - 特許庁

The solid-state imaging device including a photoelectric conversion element, a floating/diffusing part and an element isolation region in a first semiconductor region includes a first conductivity-type second semiconductor region arranged in an upper part of the first semiconductor region.例文帳に追加

光電変換素子、浮遊拡散部および素子分離領域を第１の半導体領域に有する固体撮像装置において、第１の半導体領域の上部に配された第１導電型の第２の半導体領域を有している。 - 特許庁

A semiconductor device in an embodiment comprises: a semiconductor substrate; an element region of a memory cell provided on the semiconductor substrate; and an active region and an element isolation region formed in a line-and-space pattern in the element region of the memory cell.例文帳に追加

本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルの素子領域と、前記メモリセルの素子領域にラインアンドスペースパターン状に形成された活性領域および素子分離領域とを備える。 - 特許庁

An n-type MIS transistor nTr includes: an active region 1a that is surrounded by an element isolation region 32 in a semiconductor substrate 1; a gate insulator film 13a that is formed on the active region 1a and on the element isolation region 32 and includes a high dielectric constant insulator film 12a; and a gate electrode 16a formed on the gate insulator film 13a.例文帳に追加

ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。 - 特許庁

The semiconductor device of one embodiment comprises a substrate having an element isolation region, a plurality of quadrangle active regions on the substrate, which are isolated by the element isolation region and each having an impurity diffusion region, and a large active region which is an assembly of the plurality of active regions having a contour shape including stepped portions.例文帳に追加

一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。 - 特許庁

A memory device 50 comprises a device isolation layer 60 defining an active region on a semiconductor substrate, a tunnel insulation layer disposed on the active region, and an insulation pattern 66 disposed on edges of the active region.例文帳に追加

この記憶装置は半導体基板に活性領域を限定する素子分離膜と、前記活性領域に形成されたトンネル絶縁膜と、前記活性領域の縁部上に形成された絶縁膜パターンを含む。 - 特許庁

The gate electrode 130 has, at each of both ends, a high work function region 124 having a higher work function than any other region at least on a part of the border between the element formation region and element isolation film 200.例文帳に追加

ゲート電極１３０は、両端それぞれにおいて、素子形成領域と素子分離膜２００の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。 - 特許庁

The semiconductor device 100 includes the trench gate 118 formed in a trench formed between a drain region 106 and a source region 108 and penetrating an element isolation region 104 to reach a substrate 102.例文帳に追加

半導体装置１００は、ドレイン領域１０６およびソース領域１０８の間に形成され、素子分離領域１０４を貫通して基板１０２にまで達するトレンチ内に形成されたトレンチゲート１１８を含む。 - 特許庁

A voltage pulse is applied to the drain region 54 in a timing when information electric charges are under a transfer electrode 12-2 adjacent to the first region 60 to lower a potential barrier formed by the isolation region 56.例文帳に追加

第１領域６０に隣接した転送電極１２−２下に情報電荷が位置するタイミングで、ドレイン領域５４に電圧パルスを印加し、分離領域５６が形成するポテンシャル障壁を引き下げる。 - 特許庁

The region isolating section 13 gives the result of region discrimination, that is, a region isolation signal to a black generation/under color elimination section 7, a spatial filter section 8 and a medium tone generating section 9, in which optimum post-processing is applied to the image data by each pixel.例文帳に追加

領域判別結果は領域分離信号として黒生成／下色除去部７、空間フィルタ部８および中間調生成部９に引渡され、画素毎に最適な後処理が施される。 - 特許庁

To provide a process for fabricating a semiconductor device in which crystal defect to occur from an isolation region is reduced.例文帳に追加

素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。 - 特許庁

Consequently, a depletion layer 20 spreading in the N-type region 4 is opposed to the resistance element 7 with the element isolation film 6 interposed.例文帳に追加

これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。 - 特許庁

On a non-volatile memory element, a semiconductor substrate 105 includes an active region 112 limited by an element isolation film 110.例文帳に追加

不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。 - 特許庁

The S/D sidewall 10 is provided while laying the circumferential edge thereof on the circumferential edge of the opening in an isolation region 3.例文帳に追加

Ｓ／Ｄサイドウォール１０は、その周縁を素子分離領域３の開口周縁上に重ねた状態で設けられている。 - 特許庁

Both edges of the detection part 14 in the direction extension of the gate electrode 15 are apart from the element isolation region 12.例文帳に追加

ゲート電極１５が延びる方向における検出部１４の２つの縁部は、共に、素子分離領域１２から離れている。 - 特許庁

The contact 21 may be overlapped on the auxiliary pattern 22 and an element isolation region, whereby a design is optimized taking an occupation area into consideration.例文帳に追加

コンタクト２１は補助パターン２２および素子分離領域に重なっても良く、占有面積を考慮して設計最適化できる。 - 特許庁

To lower reduction of film in a grooved element isolation region due to erosion within the regions, where area coefficients of active regions are different.例文帳に追加

活性領域の面積率の異なる領域におけるエロージョンによる溝型素子分離領域の膜減りを低減する。 - 特許庁

A gap is formed along an interface between the element isolation insulating film and the semiconductor substrate from a circumference line of the active region.例文帳に追加

活性領域の外周線から、素子分離絶縁膜と半導体基板との界面に沿って隙間が形成されている。 - 特許庁

To provide a method of manufacturing a semiconductor device for forming an oxide film without any dents on an element isolation region.例文帳に追加

素子分離領域上に窪みのない酸化膜を形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

An element isolation region 2, a p-type well 3, a gate insulating film 4, and a gate electrode 5 are sequentially formed in a semiconductor substrate 1.例文帳に追加

半導体基板１に素子分離領域２、ｐ型ウエル３、ゲート絶縁膜４およびゲート電極５を順に形成する。 - 特許庁

As a result, it is possible to enhance the isolation breakdown strength between the N-type well region 20 and an N-type semiconductor substrate 5.例文帳に追加

その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。 - 特許庁

The p+ isolation region 68 is formed to a depth such as to partially cut into the n- epitaxial layer 54 under the p-base layer 56.例文帳に追加

このｐ^+分離領域６８は、ｐベース層５６の下のｎ^-エピタキシャル層５４に部分的に食い込む深さまで形成される。 - 特許庁

Metal wiring 14 to be electrically connected to an isolation region 12e is formed on a first insulating layer 13.例文帳に追加

第１絶縁層１３の上には、アイソレーション領域１２ｅに電気的に接続される金属配線１４が形成されている。 - 特許庁