「isolation region」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

After a trench type element isolation region 2 surrounding an active region is formed in a semiconductor substrate 1, a gate insulating film 3 and a polycrystalline silicon film 4 are formed sequentially on the substrate 1.例文帳に追加

半導体基板１に活性領域を取り囲む溝型素子分離領域２を形成した後、半導体基板１上にゲート絶縁膜３及び多結晶シリコン膜４を順次形成する。 - 特許庁

A SOI substrate 2 where a semiconductor layer 5 is formed through a silicon oxide film 4 on a silicon substrate 3, is divided into a semiconductor layer 5 and an element formation region 5a by an element isolation region 6.例文帳に追加

シリコン基板３上にシリコン酸化膜４を介して半導体層５を形成したＳＯＩ基板２を、素子分離領域６により半導体層５を分離して素子形成領域５ａとする。 - 特許庁

To manufacture a semiconductor device capable of selectively producing a stress and storing in a channel region of a desired MIS transistor without affecting the element isolation region.例文帳に追加

素子分離領域に影響を及ぼすことなく、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させることができる半導体装置を製造できるようにする。 - 特許庁

The surface of the silicon substrate 11 inside the element formation region 10A is low from a boundary to the isolation region 10B toward a center of the element formation region 10A viewed in an extension direction of the gate wiring 15, and then is high sequentially.例文帳に追加

素子形成領域１０Ａ内のシリコン基板１１の表面は、ゲート配線１５の延長方向に見て、素子分離領域１０Ｂとの境界から素子形成領域１０Ａの中央に向かって一旦低くなり、次いで、順次に高くなる。 - 特許庁

A gate electrode 3c is provided with a dummy gate contact region 8 arranged on an isolation region 4 between an n-channel transistor MN1 and a p-channel transistor MP1 such that it corresponds with the gate contact region 7a of a gate electrode 3b.例文帳に追加

ゲート電極３ｂのゲートコンタクト領域７ａに対応するようにして、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間の素子分離領域４上に配置されたタミーゲートコンタクト領域８をゲート電極３ｃに設ける。 - 特許庁

To reduce the width of a trench-type element isolation region in a peripheral circuit forming region, and to suppress increase of the area of this region, even if the number of elements of the peripheral circuit and the like id increased, while maintaining the sensitivity of a solid-state image pick-up device.例文帳に追加

固体撮像装置の感度を維持しながら、周辺回路形成領域におけるトレンチ型の素子分離領域幅を縮小し、周辺回路の素子数などが増加してもこの領域の面積が増大するのを抑制する。 - 特許庁

Further, the semiconductor device has a gate electrode 4 formed on the element formation region 1, and the gate electrode 4 extends over first and second regions 2a and 2b which face each other across the element formation region 1 in the element isolation region 2.例文帳に追加

更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。 - 特許庁

The plurality of first transistors Tr1 and the plurality of second transistors Tr2 are provided in the isolation region 20, in such a pattern that the first transistor Tr1, a non-conductive region, the second transistor Tr2 and a non-conductive region are repeated in this order.例文帳に追加

第１トランジスタＴｒ１と非導通領域と第２トランジスタＴｒ２と非導通領域の順序が繰り返されるパターンで、分離領域２０内に複数個の第１トランジスタＴｒ１と複数個の第２トランジスタＴｒ２が配置されている。 - 特許庁

The ion implantation preventing film on the peripheral circuit region is removed, while leaving the ion implantation preventing film behind on the cell array area and a field oxidized film is formed in the element isolation region of the peripheral circuit region which is exposed from the ion implantation preventing film.例文帳に追加

セルアレイ領域にイオン打ち込み防止膜を残留させたまま周辺回路領域上のイオン打ち込み防止膜を除去し、イオン打ち込み防止膜から露出している周辺回路領域の素子分離領域にフィールド酸化膜を形成する。 - 特許庁

The MOS field effect transistor comprises a semiconductor substrate having an element isolation region and an element forming region formed in a protruding state on the isolation region, the gate electrode formed on the element forming region via a gate insulation film, and a source-drain made of a conductive layer formed on the substrate so as to cover a side face of the protruding substrate.例文帳に追加

素子分離領域を有し、該素子分離領域に対して素子形成領域が凸状に形成されてなる半導体基板と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、凸状半導体基板の側壁を覆うように半導体基板上に形成された導電層からなるソース／ドレインとを備えることを特徴とするＭＯＳ電界効果型トランジスタにより、上記の課題を解決する。 - 特許庁

A conductive layer equipped with a silicide layer 103 is formed on a diffusion layer 105 in a region sandwiched in between element isolation oxide films 104 on a silicon substrate 101, and a polysilicon film 106 is formed on all the surfaces of the element isolation oxide films 104 and the silicide layer 103 (c).例文帳に追加

シリコン基板１０１上の素子分離酸化膜１０４に挟まれた領域内に、拡散層１０５上にシリサイド層１０３を有する導電性層を形成し、その上全面にポリシリコン膜１０６を形成する（ｃ）。 - 特許庁

In order to prevent the failure in contact formation an element isolation film 2 of a capacitor formation region 3 is dug down by etching in advance before the capacitor 16 is formed, and the capacitor 16 is arranged on the element isolation film 2 dug down.例文帳に追加

コンタクト形成不良を防止するために、キャパシタ１６の形成前にキャパシタ形成領域３の素子分離膜２を予めエッチングにより掘り下げ、このキャパシタ１６は、この掘り下げられた素子分離膜２上に設けられている。 - 特許庁

To form an isolation channel of stable quality with high yield, in the manufacture of a semiconductor device which includes a process for forming an isolation groove for dividing the active region on a semiconductor substrate.例文帳に追加

本発明は半導体基板に活性領域を区分する分離溝を形成する工程を含む半導体装置の製造方法に関し、安定した品質を有する分離溝を高い歩留まりで形成することを目的とする。 - 特許庁

A short channel region 12 having polarity reverse to that of a low-concentration body region 10 and high in concentration is selectively formed between the low-concentration body region 10 becoming a channel and an element isolation film 4 and immediately under a gate oxide film 8, and a shape where only a part immediately under the gate oxide film 8 of the body region 10 is retracted toward a high-concentration source region 7 is provided.例文帳に追加

チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。 - 特許庁

To provide a semiconductor device capable of efficiently generating a tensile strain in a channel region even when the aspect ratio of a trench of STI (shallow trench isolation) structure is enlarged.例文帳に追加

ＳＴＩ構造のトレンチのアスペクト比を大きくしても、チャネル領域に効率的に引張歪を生じさせることができる半導体装置を提供する。 - 特許庁

To prevent a short-circuit and an increase in junction leakage current in a semiconductor device with a structure in which a part of a contact hole is disposed on an element isolation region.例文帳に追加

コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。 - 特許庁

The high-withstand-voltage isolation region 3 is divided by the trench 4, and a high-withstand-voltage NMOS 5 and a high-withstand-voltage PMOS 6 are formed in the divided regions.例文帳に追加

また，高耐圧分離領域３は，トレンチ４にて区画されており，区画された部位に高耐圧ＮＭＯＳ５や高耐圧ＰＭＯＳ６が設けられている。 - 特許庁

With such an arrangement, electric field is relaxed in the vicinity of the isolation region 4 under the wiring layer 18 and breakdown voltage characteristics of the LDMOSFET 1 are enhanced.例文帳に追加

この構造により、配線層１８下方では、分離領域４近傍での電界が緩和され、ＬＤＭＯＳＦＥＴ１の耐圧特性が向上する。 - 特許庁

To provide a method for forming, without dependence on a pattern, a channel embedded-type element isolation region, having a high planarity without using a dummy diffused layer.例文帳に追加

ダミー拡散層を使用せずに、高い平坦性を有する溝埋め込み型素子分離領域を、パターン依存性なく形成する手法を提供すること。 - 特許庁

Finally, no reaction portion of the salicide precursor is removed, while preserving the portion of the salicide precursor on the isolation region as the main body of the thermistor.例文帳に追加

最後に、分離領域上のサリサイド前駆体の部分をサーミスタの本体として保存しつつ、サリサイド前駆体の無反応部分の除去が行われる。 - 特許庁

To provide a semiconductor device and a method of manufacturing it, which can suppress stress distortions and crystal defects in an end part of an element isolation region.例文帳に追加

素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。 - 特許庁

An element isolation region 2 is formed on the surface of a silicon substrate 1, all the surface of the substrate 1 is oxidized for the formation of a gate oxide film 3, and then a gate electrode 4 is formed.例文帳に追加

シリコン基板１表面に素子分離領域２を形成し、全面を酸化してゲート酸化膜３を形成した後、ゲート電極４を形成する。 - 特許庁

On the interface between the element formation regions 12 where the semiconductor elements are to be formed and the element isolation region embedded with the oxide film 10, the oxide nitride film 9 is disposed.例文帳に追加

半導体素子が形成される素子形成領域１２と酸化膜１０が埋め込まれた素子分離領域との界面に酸窒化膜９が配置される。 - 特許庁

By using an insulating heat dissipating material 10 for an element isolation insulator, heat generated at an active region is dissipated from a lateral direction.例文帳に追加

素子分離絶縁体に絶縁性放熱材料１０を用いることで、活性領域で発生した熱を横方向から放熱することが可能となる。 - 特許庁

The element isolation film 102 has an STI structure, and is buried in a substrate 101 to isolate an element formation region where a transistor is formed.例文帳に追加

素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。 - 特許庁

To provide a semiconductor device and a method of manufacturing the same preventing restrictions on sensitivity of an MEMS element due to insulating isolation region.例文帳に追加

絶縁分離領域に起因するＭＥＭＳ素子の感度の制限が抑制される半導体装置及び半導体装置の製造方法を提供する。 - 特許庁

To improve operation speed by providing a source/drain region and a trench isolation structure formed by self-alignment and restraining increase of source/drain resistance.例文帳に追加

セルフアラインで形成されたソース・ドレイン領域およびトレンチ素子分離構造を有し、かつソース・ドレイン抵抗の増大を抑制して動作速度の向上を図る。 - 特許庁

To suppress a recess generated in an end portion of a trench element isolation region to provide a MOS transistor stably without a hump.例文帳に追加

トレンチ素子分離領域の端部に生成する窪みを抑制し、ハンプの現象の生じないＭＯＳトランジスタを安定して製造できるようにする。 - 特許庁

To provide a void detector that detects a void generated in a ditch-type element isolation region highly sensitively, and also to provide its manufacturing method and evaluation method.例文帳に追加

溝型素子分離領域に生じたボイドを高感度に検出することができるボイド検出装置、その製造方法及び評価方法を提供する。 - 特許庁

The N-type impurity layers N17, N18 and N19 are provided between the insulating layer of an SOI substrate and an element isolation insulating film in a PTI region.例文帳に追加

Ｎ型不純物層Ｎ１７，Ｎ１８，Ｎ１９はＰＴＩ領域においてＳＯＩ基板の絶縁層と、素子分離絶縁膜との間に設けられる。 - 特許庁

To surely prevent the short circuit of selective epitaxial layers arranged on both sides of an device isolation region, and to improve the electrical characteristics of the selective epitaxial layers.例文帳に追加

素子分離領域の両側に配置される選択エピタキシャル層の短絡を確実に防止し、かつ選択エピタキシャル層の電気特性を向上させる。 - 特許庁

The N-diffused layer 35 and N+ region 37 are formed away from a field oxide film 26 for element isolation, with a P-diffused layer 27 below it.例文帳に追加

Ｎ拡散層３５及びＮ^+領域３７は素子分離用のフィールド酸化膜２５及びその下のＰ拡散層２７から離れて形成されている。 - 特許庁

To provide a support body and a base isolation device wherein a region for friction characteristics can be broadly set, reliability can be heightened, and their costs can be reduced.例文帳に追加

摩擦特性の領域を幅広く設定でき、信頼性が高く、かつコストを低減することできる支承体及び免震装置を提供する。 - 特許庁

To embed a polysilicon in a floating-gate-forming region between STI (shallow trench isolation) films without generating voids when forming the floating-gate of a flash memory.例文帳に追加

フラッシュメモリのフローティングゲートを形成する際に、ＳＴＩ膜間のフローティングゲート形成領域に、ボイドを発生させることなくポリシリコンを埋め込む。 - 特許庁

A base of the auxiliary transistor Qa and the isolation region 4b adjacent to the first transistor Q1 at a part away from the second transistor Q2 are connected to the ground.例文帳に追加

補助トランジスタＱa のベース及び第２のトランジスタＱ2 から離れた部分で第１のトランジスタＱ1 に隣接する分離領域４ｂをグランドに接続する。 - 特許庁

The side wall film 6 located below the polycrystalline silicon film 7 is formed across the boundary 50 between the active region 2a and the element isolation film 3.例文帳に追加

尚、多結晶シリコン膜７の下に位置する側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって設けられる。 - 特許庁

On an LOCOS insulating film 13 covering the element isolation region 12, a plurality of polysilicon layers 15A, 15B and 15C are formed as fuse wiring.例文帳に追加

素子分離領域１２を覆うＬＯＣＯＳ絶縁膜１３上には、ヒューズ配線として複数のポリシリコン層１５Ａ，１５Ｂ，１５Ｃが形成されている。 - 特許庁

To provide a semiconductor light receiving device in which the electrostatic breakdown and the surface inversion of an isolation region are eliminated while enhancing light receiving sensitivity.例文帳に追加

受光感度の向上を図りつつ、静電気による静電破壊や素子分離領域の表面反転の生じない半導体受光装置を提供する。 - 特許庁

A protective film 10 is formed on an N type silicon substrate 1 whereon an isolation regions 3 and N type diffused layer 4 to be a channel region are formed.例文帳に追加

分離領域３及びチャネル領域となるＮ型拡散層４が形成されたＮ型のシリコン基板１上に、保護膜１０を形成する。 - 特許庁

To provide a device manufacturing process capable of reducing silicon facets of a silicon active region and a shallow trench isolation interface and contamination after a metal gate is formed.例文帳に追加

シリコン活性領域とシャロートレンチ分離界面のシリコンファセットを低減し、金属ゲート形成後の汚染を軽減するデバイス製造プロセスを提供する。 - 特許庁

To provide a semiconductor circuit device wherein stress that the channel region of a transistor suffers from the trench isolation is uniformized, and also to provide a method of simulating the circuit thereof.例文帳に追加

トランジスタのチャネル領域がトレンチ分離から受けるストレスが均一化された半導体回路装置及びその回路シミュレーション方法を提供する。 - 特許庁

An element isolation layer 4, gate electrode 3, and oxide film 2 on the upper side face are formed on the surface of a silicon substrate 1, and an impurity region 8 is formed.例文帳に追加

シリコン基板１の表面に素子分離４、ゲート電極３及びその上側面の酸化膜２を形成し、不純領領域８を形成する。 - 特許庁

A second floating gate electrode formed of a conductive material is formed to extend from a second active region to the element isolation structural body.例文帳に追加

導電材料からなる第２のフローティングゲート電極が、第２の活性領域から素子分離構造体上まで延在するように形成されている。 - 特許庁

A first floating gate electrode 30F formed of a conductive material is formed to extend from a first active region to the element isolation structural body 2.例文帳に追加

導電材料からなる第１のフローティングゲート電極が、第１の活性領域から素子分離構造体上まで延在するように形成されている。 - 特許庁

To enable forming a plurality of transistors having different sidewall widths on a substrate with excellent accuracy without the occurrence of etching of an element isolation region.例文帳に追加

素子分離領域のエッチングを生じさせることなく、基板上にサイドウォール幅が異なる複数のトランジスタを精度良く形成できるようにする。 - 特許庁