「isolation region」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The first and second gate insulating films 13A and 14B are separated from each other on a first element isolation region 11L.例文帳に追加

第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。 - 特許庁

Furthermore, the light shielding film 9 has a connection part 9a which is electrically connected to the PD-VCCD element isolation region 5.例文帳に追加

更に、この遮光膜９は、ＰＤ−ＶＣＣＤ間素子分離領域５と電気的に接続する接続部９ａを有している。 - 特許庁

Two gates are separated from each other and disposed on an isolation structure on two sides of a middle region of the active area, respectively.例文帳に追加

２つのゲートが、互いに離隔され、アクティブ領域の中央領域の２つの側方のそれぞれでアイソレーション構造上に配設される。 - 特許庁

An oxide film 101 for element isolation is formed on a semiconductor substrate 100, and the gates 120 are formed in the element region with the predetermined interval.例文帳に追加

半導体基板１００上に素子分離用酸化膜１０１を形成し、素子領域に所定間隔でゲート１２０を形成する。 - 特許庁

To prevent an isolation insulating film or a sidewall from retreating due to wet etching of an insulating film for forming a non-silicide region.例文帳に追加

非シリサイド領域形成用の絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する。 - 特許庁

The antireflection film 9 is positioned above the light receiving surface, the element isolation region 2, and the active regions connected to the conductive members.例文帳に追加

反射防止膜９は、受光面と、素子分離領域２と、導電性部材と接続される活性領域との上部に配される。 - 特許庁

The p-type well 2 is isolated by the element isolation insulation film 4, and an element formation region 2A for forming memory transistors therein is formed.例文帳に追加

素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。 - 特許庁

To provide a technique for efficiently forming an isolation region surrounding a photoelectric conversion portion of a solid-state imaging element.例文帳に追加

固体撮像素子の光電変換部を取り囲む分離領域を効率的に形成する技術を提供することを目的とする。 - 特許庁

To provide a method of manufacturing an HFET composed of a group-III nitride semiconductor, wherein an element isolation region is easily formed.例文帳に追加

III 族窒化物半導体からなるＨＦＥＴの製造方法において、素子分離領域を容易に形成する方法を提供すること。 - 特許庁

An isolation trench 20, comprising a side wall, upper part, and lower part, encloses the region of a semiconductor body 10 comprising a memory cell.例文帳に追加

アイソレーショントレンチ２０は側壁および上部と下部を有しており、メモリセルを含む半導体ボディ１０の領域を取り囲んでいる。 - 特許庁

The SiO2 film 7 is removed from the part except the opening of the SiN film 3 and the inside of the trench 5, and a trench element isolation region is formed.例文帳に追加

ＳｉＮ膜３の開口およびトレンチ５の内部以外の部分をＳｉＯ_2 膜７を除去し、溝素子分離領域を形成する。 - 特許庁

The semiconductor device 1 comprises a silicon substrate 10, a strain imparting layer 20, a silicon layer 30, an FET 40, and an element isolation region 50.例文帳に追加

半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。 - 特許庁

This dual-gate field-effect transistor reduces the parasitic capacity in the DGFET structure by being provided with a self-aligned isolation region 44.例文帳に追加

本発明では、自己整合分離領域４４を備えることにより、ＤＧＦＥＴ構造体における寄生容量を低減している。 - 特許庁

A gate pattern which crosses the active region and whose ends extend onto the element isolation insulating film is formed on the semiconductor substrate.例文帳に追加

半導体基板の上に、活性領域と交差し、両端が素子分離絶縁膜の上まで延在するゲートパターンが形成されている。 - 特許庁

Consequently, electrons generated by absorbing light in each region are prevented from migrating to an adjacent section thus achieving isolation.例文帳に追加

これにより、各区画にて光の吸収で発生した電子が隣接する区画へ移動することが防止され、素子分離が実現される。 - 特許庁

To form a channel stop region in a semiconductor substrate under an element isolation insulating film with good controllability.例文帳に追加

本発明は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。 - 特許庁

A second gate insulating film 111 is formed on the second polysilicon layer 109 and the floating gate electrode isolation region 110.例文帳に追加

第２ポリシリコン層１０９及び浮遊ゲート電極分離領域１１０上には、第２ゲート絶縁膜１１１が形成されている。 - 特許庁

Then the mask nitride film 150 and silicon oxide film 140 in the region of element isolation film to be formed are removed selectively through etching.例文帳に追加

次に形成すべき素子分離膜の領域のマスク窒化膜１５０及びシリコン酸化膜１４０をエッチングで選択的に除去する。 - 特許庁

Consequently, a potential barrier against electrons is formed on the epitaxial layer 82 between the isolation region 64 and the P-sub layer 80.例文帳に追加

その結果、分離領域６４とＰ-sub層８０とに挟まれた位置のエピタキシャル層８２には、電子に対する電位障壁が形成される。 - 特許庁

A deposited isolation structure 46 is formed on an isolation region wherein a principal surface of an Si substrate 41 is divided into a plurality of device regions, an epitaxial growth 47a is then grown on the device regions, and a polycrystal silicon 47b is formed on the deposited isolation structure 46.例文帳に追加

Ｓｉ基板４１の主面を複数の素子領域に区分する分離領域上に堆積分離構造４６を形成した後、素子領域上にエピタキシャル成長部分４７ａを成長させるとともに堆積分離構造４６上に多結晶シリコン部分４７ｂを形成する。 - 特許庁

An LD and an EA comprising an n-type lower side clad layer 12, a core layer 13, and a p-type upper side clad layer 14 are formed to an LD region and an EA region on an insulation board 11 with an isolation region inbetween.例文帳に追加

絶縁性の基板１１上に分離領域を挟んでＬＤ領域とＥＡ領域に、それぞれｎ型の下側クラッド層１２、コア層１３及びｐ型の上側クラッド層１４によるＬＤとＥＡを形成する。 - 特許庁

The oxide film 13 in a logic section is formed, in contact with the lower surface of a first diffusion region 22 and away from the element isolation insulating film 11, in a region below a gate electrode 21 and a first diffusion region 22.例文帳に追加

ここで、ロジック部の埋め込み酸化膜１３は、第１の拡散領域２２の下面に接してかつ素子分離絶縁膜１１と離間して、ゲート電極２１及び第１の拡散領域２２の下方の領域に形成されている。 - 特許庁

The horizontal transfer section 14 includes: a horizontal channel region 41; and a plurality of horizontal transfer electrodes 42 formed by extending over the horizontal channel region 41 and the element isolation region 12 and being spaced apart from each other.例文帳に追加

水平転送部１４は、水平チャネル領域４１と、水平チャネル領域４１の上及び素子分離領域１２の上に跨って且つ互いに間隔をおいて形成された複数の水平転送電極４２とを有している。 - 特許庁

The semiconductor device 100 comprises: a substrate (a semiconductor substrate 1); an element isolation film 2 that is formed on the substrate and separates an element formation region 4 from the other region; and a semiconductor layer 3 formed on the substrate, in the element formation region 4.例文帳に追加

半導体装置１００は、基板（半導体基板１）と、基板に形成され、素子形成領域４を他の領域と分離する素子分離膜２と、素子形成領域４にて基板上に形成された半導体層３と、を有する。 - 特許庁

The FD region has a contact for being electrically connected to a gate electrode of the first transistor within the region and is surrounded by gate electrodes G_1 and G_2 of second and third transistors, respectively, and an element isolation region.例文帳に追加

ＦＤ領域は、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２および第３のトランジスタそれぞれのゲート電極Ｇ_１，Ｇ_２ならびに素子分離領域により囲まれていている。 - 特許庁

The isolation region is provided at a depth to restrain spreading of a region with uneven current distribution that occurs at peripheral edge of the sensing section, thereby allowing restraining the effect of the region with uneven current distribution on the sensing section.例文帳に追加

分離領域は、センス部の周端部に発生する電流分布が不均一な領域の広がりを抑制する深さに設けられ、これにより、センス部において、電流分布が不均一な領域が及ぼす影響を抑制できる。 - 特許庁

A ring-like LOCOS oxide film 3b for isolation deeper than the outer base region 6 is formed around the outer base region 6 and a ring-like second conductivity type collector plug region 8 deeper than the oxide film 3b is provided around the oxide film 3b.例文帳に追加

外部ベース領域６の周囲にこれよりも深いリング状の素子内分離用ＬＯＣＯＳ酸化膜３ｂを設け、さらにその周囲にそれよりも深いリング状の第２導電型のコレクタプラグ領域８を設ける。 - 特許庁

A first narrow region 60 is provided at an isolation region 56 in a charge transfer direction between one of channel regions 50 and one of the drain regions 54, and other part is made a relatively wide second region 62.例文帳に追加

チャネル領域５０とドレイン領域５４との間に設けられる分離領域５６のうち電荷転送方向の一部分に幅の狭い第１領域６０を設け、他の部分は相対的に幅の広い第２領域６２とする。 - 特許庁

An RESURF region 24 is formed so as to surround a high-potential logic region 25 with an isolation region 30 interposed therebetween, in which a sense resistance 9 and a first logic circuit 26 which are applied with a high potential are formed.例文帳に追加

高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。 - 特許庁

The gate electrode 9a is composed of an H-shaped plane pattern as a whole, whose gate length in the border region of the active region L and element isolation groove 2 is larger than that in the center section of the active region L.例文帳に追加

このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。 - 特許庁

To provide a semiconductor device and its manufacturing method, in which the variation of patterning is reduced by forming resist of a constant film thickness on an element region, regardless of the existence ratio between the element region and an isolation region.例文帳に追加

素子領域と素子分離領域との存在比によらず、素子領域上に一定の膜厚のレジストを形成することにより、パターニングのばらつきが低減された半導体装置およびその製造方法を提供する。 - 特許庁

A semiconductor device comprises: an element isolation insulating film formed on a substrate; an element region and a dummy pattern region on the substrate that are partitioned by the element isolation insulating film; a first epitaxial crystal layer formed on the substrate in the element region; and a second epitaxial crystal layer formed on the substrate in the dummy pattern region.例文帳に追加

一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。 - 特許庁

A charge read region 4 is formed between a photoelectric conversion part 2 and a charge transfer path 3 corresponding to the photoelectric conversion part 2, and a PD-VCCD element isolation region 5 is formed in a region except for the charge read region 4 out of a region between the photoelectric conversion part 2 and the charge transfer path 3 at a side thereof.例文帳に追加

光電変換部２とこれに対応する電荷転送路３との間には電荷読み出し領域４が形成され、光電変換部２とこの側部にある電荷転送路３との間の領域のうち、電荷読み出し領域４を除く領域には、ＰＤ−ＶＣＣＤ間素子分離領域５が形成されている。 - 特許庁

The CMOS image element includes a semiconductor substrate including an element isolation region and an active region, plural gate electrodes formed at predetermined portions in the active region, and a gate electrode contact for transferring external signals to a predetermined portion in the active region, and the gate electrode contact overlaps the active region.例文帳に追加

素子分離領域及びアクティブ領域を含む半導体基板、前記アクティブ領域の所定部分に形成される複数のゲート電極、及び前記ゲート電極それぞれに外部信号を伝達するゲート電極コンタクトを含み、前記ゲート電極コンタクトは、アクティブ領域とオーバーラップされるように形成されるＣＭＯＳイメージ素子。 - 特許庁

To restrain removal of an isolation insulating film of a memory cell array region in an MOS-type semiconductor memory device, set an overlap between an isolation insulating film and a contact pad minimum, and restrain increase of a chip area.例文帳に追加

ＭＯＳ型半導体記憶装置においてメモリセルアレイ領域の素子分離絶縁膜が掘れるのを抑制し、素子分離絶縁膜とコンタクトパッドとのオーバーラップを最少に設定し、チップ面積の増大を抑制する。 - 特許庁

To provide a vibration isolation rubber capable of being designed so that transmissibility of vibration in a low frequency region of 50 Hz or below, which is hardly removed in a conventional vibration isolation rubber, can be sufficiently designed to 1 or less.例文帳に追加

従来の防振ゴムでは取り除くことが困難とされていた５０Ｈｚ以下の低振動数領域における振動伝達率を充分１以下に設計可能にした新規な防振ゴムに関するものである。 - 特許庁

This base-isolation device is formed by a combination of the laminated rubber support for base isolation set in the central area of a cross section of a post and a vertical visco-elastic vibration damping device set in the outer peripheral region within the same section of the post.例文帳に追加

柱の横断面の中央部に設置された免震用積層ゴム支承体と、同じ柱断面内の外周部位に設置された縦型の粘弾性振動減衰装置との組み合わせから成る。 - 特許庁

A second-conductivity-type collector region 16 delimited by element isolation regions 20 is formed on a first-conductivity-type semiconductor substrate 10, and a first-conductivity-type first base semiconductor layer 40 extends from the top face of the collector region 16 to the top faces of the element isolation regions 20.例文帳に追加

第１導電型の半導体基板１０上に素子分離領域２０によって限定される第２導電型のコレクタ領域１６が形成され、第１導電型の第１ベース半導体層４０がコレクタ領域１６の上面から素子分離領域２０の上面まで延びている。 - 特許庁

The element isolation insulation film 6 is provided with a projected pattern part 6a which is projected to the side of the element isolation insulation film facing across the element active region on a planar pattern and the gate electrode crosses on the element active region, whose width is narrowed by the projected pattern part 6a.例文帳に追加

素子分離絶縁膜６は、平面パターン上で素子能動領域を挟んで対向する素子分離絶縁膜側に突出する凸状パターン部６ａを有し、凸状パターン部６ａにより幅が細くなった素子能動領域部分上をゲート電極が交叉している。 - 特許庁

In the cross-section along a region between word lines 8 and 8, a trench isolation oxide film 2 is formed on the surface of a semiconductor substrate 1 and source liens 3a and 18a and bit lines 3b and 18b are formed in an element forming region between the trench isolation oxide films 2.例文帳に追加

ワード線８とワード線８とによって挟まれた領域に沿った断面において、半導体基板１の表面にトレンチ分離酸化膜２が形成され、そのトレンチ分離酸化膜２によって挟まれた素子形成領域にソース線３ａ、１８ａとビット線３ｂ、１８ｂが形成されている。 - 特許庁

A PMOSFET 100 is formed on an active region segmented by an element isolation insulating film 16, and a stress providing film 17 for applying a compression stress in a gate length direction on the channel region of the PMOSFET 100 is formed on the upper part of the element isolation film 16.例文帳に追加

素子分離絶縁膜１６によって区画された活性領域にＰＭＯＳＦＥＴ１００が形成されており、素子分離絶縁膜１６の上部には、ＰＭＯＳＦＥＴ１００のチャネル領域にゲート長方向に圧縮応力を印加する応力付与膜１７が形成されている。 - 特許庁

As a result, insulation withstanding pressure between the cell region R1 where JFET is formed and a diode forming region R2 can be improved, because an oxide film for element isolation does not break comparing to the case where element isolation is performed by arranging the oxide film inside a trench.例文帳に追加

これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。 - 特許庁

On an SOI substrate 64, elements such as MISFETs are provided in the element-forming region R1, and a trench element isolation 68 is formed reaching the insulation layer 62 penetrating the main-surface silicon layers 63 in the element isolation region R2.例文帳に追加

ＳＯＩ基板６４のうちで、素子形成領域Ｒ１に位置する部分にはＭＩＳＦＥＴなどの素子が設けられており、素子分離領域Ｒ２に位置する部分には主面側シリコン層６３を貫通して絶縁層６２に到達するトレンチ素子分離６８が設けられている。 - 特許庁

An element which decreases the oxidation speed of the surface layer portion of the semiconductor substrate is obliquely injected into the surface layer portion of the semiconductor substrate on condition that a region which comes into contact with the device isolation insulating film which is part of the surface of the active region is in the shadow of the projection portion of the device isolation insulating film.例文帳に追加

活性領域の表面のうち、素子分離絶縁膜に接する一部の領域が、素子分離絶縁膜の突出部の陰になる条件で、半導体基板の表層部に、半導体基板の表層部の酸化速度を低下させる元素を斜め方向から注入する。 - 特許庁

The element isolation insulating film adjacent to a first end at a memory string side of a dummy memory transistor is formed in the first region, and the element isolation insulating film adjacent to a second end of a selection transistor side of the dummy memory transistor is formed in the second region.例文帳に追加

ダミーメモリトランジスタのメモリストリング側の第１の端部に隣接する素子分離絶縁膜は前述の第１の領域に形成され、ダミーメモリトランジスタの選択トランジスタ側の第２の端部に隣接する素子分離絶縁膜は前述の第２の領域に形成されている。 - 特許庁