「isolation region」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

A part of an electron charge storage layer 7 on a first gate insulating film 22 is partially overlapped on said first part in the isolation region to be formed in a self-aligning manner to the second part, and has a flat top surface flush with the top surface of the second part.例文帳に追加

第１のゲート絶縁膜２２上の電荷蓄積層７は、一部分が素子分離領域の前記第１の部分上にオーバーラップして第２の部分と自己整合的に形成され、第２の部分の上面と一致された平坦な上面を有している。 - 特許庁

Electrodes 22 and 36 of the elements are provided on a laminated structure for constituting the elements isolated via the groove, and formed separately independently from each other, via an insulating electrode isolation layer 52 which covers a region other than the electrodes.例文帳に追加

各半導体発光素子の電極２２、３６は、分離溝で分離された半導体発光素子を構成する積層構造上にそれぞれ設けられ、電極以外の領域を覆う絶縁性電極分離アイソレーション層５２によって相互に分離独立されている。 - 特許庁

To provide a method capable of easily and quickly discharging a fluid remaining on the sealed region of a fluid enclosing area in a fluid-in vibration isolation device comprising the fluid enclosing area for enclosing a non- compressive fluid.例文帳に追加

非圧縮性流体が封入された流体封入領域を備えた流体封入式防振装置において、流体封入領域の封止部位への残留液を製造工程で容易且つ速やかに排出することの出来る方法を提供すること。 - 特許庁

A floating gate FG is selectively provided over two adjacent active regions AA and an element isolation region STI between them and while covering this floating gate FG, control gates CG1-CG16 are extended orthogonally with the active regions AA.例文帳に追加

隣接する２つの活性領域ＡＡと、その間の素子分離領域ＳＴＩとを跨ぐようにして、浮遊ゲートＦＧが選択的に設けられ、この浮遊ゲートＦＧを覆い、かつ活性領域ＡＡと直交するようにして制御ゲートＣＧ１〜ＣＧ１６が延設されている。 - 特許庁

In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

The element isolation region is a deep trench 15, consisting of a forward taper profile 13 and a bowing profile connecting to a lower part, and a boundary surface between the forward taper profile 13, and the bowing profile is arranged in the high concentration impurity diffusion semiconductor layer 1.例文帳に追加

素子分離領域は、順テーパ形状部１３及び下部に繋がるボーイング形状部からなるディープトレンチ１５であり、前記順テーパ形状部と前記ボーイング形状部との境界面は高濃度不純物拡散半導体層１内に配置されている。 - 特許庁

An N+ diffused layer 15, an N well 14, and a deep N-well 15 are formed in a position deeper than a shallow trench isolation region as an emitter diffused layer so that the discharge current of a bipolar transistor of a static protective element flows mainly vertically to the substrate surface.例文帳に追加

静電保護素子のバイポーラトランジスタの放電電流が主に基板表面に対して縦方向となるように、シャロートレンチ分離体１６よりも深い位置に、エミッタ拡散層として、Ｎ^+拡散層１５、Ｎウエル１４及び深いＮウエル１１を形成する。 - 特許庁

In the semiconductor device with a trench isolation structure, at least one well region and an MOS transistor are formed in the high power supply voltage circuit section, majority carrier capturing regions 401, 402 and minority carrier capturing regions 403, 404 for preventing latchup are provided in the vicinity of the end of the well region, and the potentials are set, respectively, at a level suitable for carrier suction.例文帳に追加

トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するための多数キャリア捕獲領域および少数キャリア捕獲領域を有しそれぞれの電位をキャリア吸い込みに適した電位に固定されている。 - 特許庁

In the MOS semiconductor device which is formed in an element region defined by element isolation regions 14 formed on a semiconductor substrate 8, covering parts 10 are provided for covering at least ends 22 of the element region, and the covering parts 10 are made of the same material as the material 10 of the side walls of a gate 12.例文帳に追加

半導体基板８上に形成された素子分離領域１４で画定された素子領域内に形成されたＭＯＳ型の半導体装置において、前記素子領域の端部２２を少なくとも覆うための被覆部１０を設け、この被覆部１０を前記半導体装置のゲート１２の側壁の材料１０と同一の材料で形成したことを特徴とする。 - 特許庁

The second gate electrode 52 is disposed between the other part of the first main electrode 41 and the other part of the second main electrode 42 which faces the other part of the first main electrode 41 so as to sandwich an isolation region 6 between the first gate electrode 51 and the second gate electrode 52, and is controlled independently from the first gate electrode 51.例文帳に追加

第２のゲート電極５２は、第１の主電極４１の他の一部と対向する第２の主電極４２の他の一部との間において、第１のゲート電極５１との間に分離領域６を介在し配設され、第１のゲート電極５１に対して独立に制御される。 - 特許庁

Since the gate electrode 11 on an element formation region comprises a lamination film of first and second silicon layers 3, 8 and a WSix film 9, and the gate electrode 11 on the isolation film 6 comprises the first silicon layer 3 and the WSix film 9, resulting in the relation h2<h1.例文帳に追加

すなわち、素子分離膜（６）上のゲート電極（１１）は、第１及び第２のシリコン層（３）（８）とＷＳｉｘ膜（９）の積層膜から成り、素子分離膜（６）上のゲート電極（１１）は、第１シリコン層（３）とＷＳｉｘ膜（９）から成るので、ｈ２＜ｈ１となる。 - 特許庁

A gate electrode 15 is formed via a gate oxidized film 14 on a prescribed channel region 13 on a semiconductor substrate 11 enclosed with an element isolation oxide film 12, and a source/drain diffusion layer 16 is formed on the both-side substrates, and the gate electrode 15 is coated with dielectric 17.例文帳に追加

素子分離酸化膜１２に囲まれた半導体基板１１上における所定のチャネル領域１３上にゲート酸化膜１４を介してゲート電極１５、その両側の基板上にはソース／ドレイン拡散層１６が形成されゲート電極１５は絶縁膜１７で覆われている。 - 特許庁

A plurality of first transistors Tr1, formed in the isolation region 20 turn on at the rising timing for a signal which is transmitted from one of the low and high potential circuit regions 10 and 30, to the other and changes over between high and low.例文帳に追加

分離領域２０内に形成されている複数個の第１トランジスタＴｒ１は、低電位回路領域１０と高電位回路領域３０のうちの一方の回路領域から他方の回路領域に伝達する信号であって、ハイとロウの間で変化する信号の立ち上がりタイミングでオンする。 - 特許庁

To provide a fluid-filled vibration isolation device of new structure that, despite having stopper mechanisms, can avoid an increase in overall device size and can ensure member strength at a fixing region and fixing strength for a mounting member.例文帳に追加

ストッパ機構を備えていても、防振装置の全体サイズの大型化を回避することが出来ると共に、第二の取付部材の固定部位での部材強度や第二の取付部材の固定強度を確保することが出来る、新規な構造の流体封入式防振装置を提供することを、目的とする。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of preventing a short circuit between gate electrodes caused by a void existing in an insulating body upon manufacturing the semiconductor device, narrow in the width of an element separating region formed by employing an STI (shallow trench isolation) method and having a groove gate structure.例文帳に追加

ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。 - 特許庁

An n-type diffusion layer 210 is formed at one portion of the n-type epitaxial layer 202 that becomes a drain region, the Al wiring 207 is performed on it, and one end of the Al wiring 207 is connected to a p-diffusion layer 204 in the isolation layer 203, thus forming a Schottky barrier diode.例文帳に追加

ドレイン領域となるｎ型エピタキシャル層２０２の一部にｎ拡散層２１０を形成し、その上にＡｌ配線２０７を施し、そのＡｌ配線２０７の一方をｐアイソレーション層２０３の中のｐ拡散層２０４と接続して、ショットキバリアダイオードを形成する。 - 特許庁

A plurality of insulated gate field-effect transistors, which are formed surrounded by an element isolation insulating layer and provided with a neutral region 4c which is not depleted in a part of a semiconductor layer 4, are formed in the semiconductor layer 4 formed on a substrate 1 via an embedded insulating layer 3.例文帳に追加

基板２上に埋込絶縁層３を介して形成された半導体層４内に、それぞれ素子分離絶縁層により周囲を囲まれ形成され、かつ、半導体層４の一部に空乏化されない中性領域４ｃを備える複数の絶縁ゲート電界効果トランジスタを有する。 - 特許庁

Also, the semiconductor integrated circuit (1) preferably includes a deep N-well (3) formed on the substrate (2) lower than the element isolation region (7) and formed along a second direction different from the first direction, and a deep P-well (4) formed along the second direction and formed adjacently to the deep N-well (3).例文帳に追加

そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 - 特許庁

To provide a chip layered semiconductor device for preventing etching grade from being deteriorated in silicon substrate etching for isolation groove formation, and for preventing the increase in chip area, and for securing the sufficient large area of a through-electrode formation region.例文帳に追加

分離溝形成のためのシリコン基板エッチングにおいてエッチングレートを低下させることなく、且つ、チップ面積の増加を防ぐとともに貫通電極形成領域の十分な広さを確保することが可能なチップ積層型の半導体装置及びその製造方法を提供する。 - 特許庁

With this constitution, an element isolation region 9 formed by embedding the trench 5a with the insulating film 7, a 1st alignment mark 10 formed by embedding the trench 5b with the insulating film 7 and the 2nd alignment mark 11 consisting of the trench 5c are provided on the surface side of the substrate 1.例文帳に追加

これによって、基板１の表面側に、トレンチ５ａ内に埋め込み絶縁膜７を埋め込んでなる素子分離９と、トレンチ５ｂに埋め込み絶縁膜７を埋め込んでなる第１のアライメントマーク１０と、トレンチ５ｃからなる第２のアライメントマーク１１とを形成する。 - 特許庁

When a plurality of steam drier banks are divided into a radius-directional center side and an outer peripheral side of an isolation wall, the steam drier banks installed in the center-side region are configured to reduce pressure loss more than the steam drier banks installed on the outer peripheral side.例文帳に追加

本発明は、複数の蒸気乾燥器バンクを隔離壁の半径方向中心側及び外周側に分けた時、中心側の領域に設置された蒸気乾燥器バンクは、外周側に設置された蒸気乾燥器バンクに比べて圧力損失を低下させる構造にすることを特徴とする。 - 特許庁

In an element forming region surrounded by an isolation film 15, an insulation oxide layer 16B is formed selectively by oxidizing a gallium nitride semiconductor layer grown on the carrier supply layer 14, and a gate electrode 17 is formed on the insulation oxide layer 16B.例文帳に追加

素子分離膜１５に囲まれた素子形成領域には、キャリア供給層１４の上に成長した窒化ガリウムからなる半導体層が酸化された絶縁酸化層１６Ｂが選択的に形成され、絶縁酸化層１６Ｂ上には、ゲート電極１７が形成されている。 - 特許庁

This device contains a silicon substrate 10 on which a MOS element 14 and an element-isolation region 12 are formed, a first interlayer insulation layer 20 formed on the silicon substrate 10, and a metallic wiring layer 30 (and 50) formed on the first interlayer insulation layer 20.例文帳に追加

多層配線構造を有する半導体装置は、ＭＯＳ素子１４および素子分離領域１２が形成されたシリコン基板１０、シリコン基板の上に形成された第１の層間絶縁層２０、および第１の層間絶縁層より上に形成された金属配線層３０（および５０）を含む。 - 特許庁

Thereafter, first conductivity type impurities are introduced into the second conductivity type semiconductor layer 20 located above the periphery of the second conductivity type impurity region 13, thus forming first conductivity type isolation regions 24c and 24d being connected with the first conductivity type semiconductor layer 30.例文帳に追加

その後、第２導電型不純物領域１３の周囲の上方に位置する第２導電型半導体層２０に第１導電型不純物を導入することにより、第１導電型半導体層３０に接続する第１導電型の素子分離領域２４ｃ，２４ｄを形成する。 - 特許庁

The opening 18 is provided to the light shielding film 41 so that each PD 12 may be exposed, and has an interval with the VCCD 13 larger than a predetermined value P, and the shortest interval Q across the element isolation region is smaller than the shortest interval R across a VCCD 13.例文帳に追加

開口１８は、各々のＰＤ１２が露呈されるように遮光膜４１に設けられ、ＶＣＣＤ１３との間隔が所定値Ｐ以上になっているとともに、素子分離領域を介した最短の間隔Ｑが、ＶＣＣＤ１３を介した最短の間隔Ｒよりも小さい。 - 特許庁

To provide a manufacture of a semiconductor device capable of preventing increase in parasitic capacitance and reduction of an operation speed even when an upper layer gate electrode and a lower layer gate electrode have an extension part from an SOI layer to an element isolation region in a back gate MOSFET of an SOI-type semiconductor layer.例文帳に追加

ＳＯＩ型半導体層のバックゲートＭＯＳＦＥＴにおいて上層及び下層ゲート電極がそれぞれＳＯＩ層から素子分離領域まで延伸部を有しても寄生容量の増加と動作速度の低下を防止できる半導体装置の製造方法を提供する。 - 特許庁

In the semiconductor device capable of rewriting the circuit by changing connections between elements, an element isolation region is divided into a plural of blocks 3-1 to 3-3 by a reconfiguration control clock 1, and the rewriting of the circuit between elements of each block can be independently performed from other blocks.例文帳に追加

素子間の接続を変更して回路書き換え可能な半導体装置において、再コンフィギュレーション制御ブロック１によって回路書き換え可能な素子領域を複数のブロック３−１〜３−３に分割し、各々のブロックの素子間の回路書き換えを他のブロックとは独立に行えるようにする。 - 特許庁

The underground base isolation wall 4 has a width D of 0.2 to 2.5 m and is made of the clay-based material which is a mixture of bentonite and water having a bentonite effective dry density of 300 to 1200 kg/m^3 in a region filled with the mixture.例文帳に追加

地中免震壁４の壁幅Ｄは、０．２〜２．５ｍであり、地中免震壁４を構成する粘土系材料は、ベントナイトと水の混合物であり、この混合物からなる材料で満たされている領域がベントナイト有効乾燥密度で３００〜１２００ｋｇ／ｍ^３とした。 - 特許庁

The wirings act as channel shield lines to lower the capacitances between adjacent diffused layers sandwiching the element isolation region and between channel regions, thereby raising the channel potential of the memory cell connected to a not selected bit line (in self boosting and local self-boost write system) in a write operation.例文帳に追加

上記配線は、素子分離領域を挟んで隣り合う拡散層、及びチャネル領域間の容量を低減するチャネルシールド線として働き、書き込み動作時（セルフブースト及びローカルセルフブースト書き込み方式）の非選択ビット線に接続されているメモリセルのチャネル電位を大きくする。 - 特許庁

At least, a potential of a source-drain region 49 of a transistor of one pixel which is adjacent to photoelectric conversion parts (38 and 39) of another pixel with an element isolation means 85 therebetween is set so as not to become 0V within the charge accumulation period when charges are accumulated in the photoelectric conversion parts, and each pixel is driven.例文帳に追加

少なくとも、画素の光電変換部（３８，３９）に素子分離手段８５を介して隣接する他の画素のトランジスタのソース・ドレイン領域４９の電位を、光電変換部に電荷を蓄積する電荷蓄積期間内で０Ｖにならない電位に設定して、各画素を駆動する。 - 特許庁

The semiconductor device has a structure wherein a silicon oxide film 3 is embedded within a first groove 2 as an element isolation region in a p-type silicon substrate 1, and an n-type polycrystalline silicon resistor 6 is embedded within a second groove 5 further formed in that silicon oxide film 3.例文帳に追加

本発明の半導体装置は、ｐ型シリコン基板１に、素子分離領域となる第１の溝２の内部にシリコン酸化膜３が埋め込まれ、さらにその内部に形成された第２の溝５の内部にｎ型多結晶シリコン抵抗体６が埋め込まれた構造となっている。 - 特許庁

At least one air region has about 1.0 dielectric constant and an isolation between at least two separated conductive members out of the plurality of conductive members is improved and the first dielectric layer is selected from polyphenyl quinoxaline and polyimide which is previously imidized.例文帳に追加

少なくとも１つのエア領域は約１．０の誘電率を有するとともに前記分離された複数の導電部材のうち少なくとも２つの分離された導電部材の間のアイソレーションを改善し、第１誘導層はポリフェニルキノキサリンおよび前もってイミド化したポリイミドから選択される。 - 特許庁

Moreover, the surface of the extension part 19 (the second conductive layer 18 within the element isolation region 16) is exposed, and a third conductive layer 21 is made through a second insulating film 20 on the second conductive layer 18, and a contact 23 is connected to the extension part 19.例文帳に追加

また、延在部分１９（素子分離領域１６内の第２の導電層１８）の表面を露出して、第２の導電層１８上に第２の絶縁膜２０を介して第３の導電層２１が形成され、延在部分１９にコンタクト２３が接続されている。 - 特許庁

To provide a method of manufacturing a semiconductor device which can form a recess broadened toward a channel formation region by avoiding formation of the too deep recess, and can suppress abnormal epitaxial growth of an SiGe film upon its epitaxial growth or degradation of the element isolation characteristic of a transistor.例文帳に追加

リセスを形成する際に、できるだけ深くならないようにして、チャネル形成領域側に広げて形成でき、ＳｉＧｅ膜のエピタキシャル成長時の異常成長やトランジスタの素子分離特性の悪化を抑制できる半導体装置の製造方法を提供する。 - 特許庁

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film.例文帳に追加

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。 - 特許庁

The method of manufacturing the semiconductor device includes the steps of: burying the insulating film in a groove formed in the semiconductor device; forming a coating film to cover the buried insulating film; and forming the element isolation region by leaving stress in the insulating film, the stress generating strain in a region of the semiconductor substrate at a periphery of the insulating film through a heat treatment after forming the coating film.例文帳に追加

半導体装置の製造方法は、半導体基板に形成した溝内に絶縁膜を埋め込む工程と、埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む。 - 特許庁

An HFET 1 has a non-doped GaN layer 11 and a non-doped AlGaN layer 12 stacked on a substrate 10 made of SI-SiC, and also has a source electrode 13, a gate electrode 14, and a drain electrode 15 formed on the AlGaN layer 12 and isolated from other elements by an element isolation region 16.例文帳に追加

ＨＦＥＴ１は、ＳＩ−ＳｉＣからなる基板１０上に、ノンドープのＧａＮ層１１、ノンドープのＡｌＧａＮ層１２が積層され、ＡｌＧａＮ層１２上にソース電極１３、ゲート電極１４、ドレイン電極１５が形成され、素子分離領域１６によって他の素子と分離されている構造である。 - 特許庁

The photoelectric conversion device is provided with the photoelectric conversion element and an element isolation region disposed to a semiconductor substrate, and has a plurality of inter-layer insulating layers including a first inter-layer insulating layer disposed most closely to the semiconductor substrate and a second inter-layer insulating layer disposed covering the first inter-layer insulating layer.例文帳に追加

光電変換装置は、半導体基板に配された光電変換素子と素子分離領域とを有し、半導体基板に最も近接して配された第１の層間絶縁層と、第１の層間絶縁層を覆って配された第２の層間絶縁層と、を含む複数の層間絶縁層とを有する。 - 特許庁

In dry etching employing a resist pattern 13 for patterning a silicon nitride film 12 and a silicon oxide film 11, a defect introduced into a silicon substrate 10 at the time of growth to cause a conical pattern defect is removed by digging down the surface of an isolation trench forming region on a silicon substrate at the time of overetching.例文帳に追加

シリコン窒化膜１２及びシリコン酸化膜１１をパターン化するためのレジストパターン１３を用いたドライエッチングにおいて、オーバーエッチング時にシリコン基板１０における分離用溝形成領域の表面部を掘り下げることにより、円錐状パターン欠陥の原因となるシリコン基板１０中の成長時導入欠陥を除去する。 - 特許庁

In the semiconductor device, a second gate insulating film layer 7 consists of an NONON multilayer film structure, and a silicon nitride film 7a located at the lowermost layer is formed in a region touching a floating gate electrode layer FG, but a silicon oxide film 7b is formed on an isolation film 6 substantially over the entire surface thereof.例文帳に追加

第２のゲート絶縁膜層７がＮＯＮＯＮ積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜７ａがフローティングゲート電極層ＦＧに接触する領域では形成されているものの素子分離絶縁膜６上にはシリコン酸化膜７ｂが略全面に渡って形成されている。 - 特許庁

To independently form a grounding potential GND coming into contact with a P type isolation region surrounding an outer periphery of transistors constituting a cascode circuit, whereby a leakage to the input terminal side of a reception signal of a local oscillator signal component is suppressed to the minimum.例文帳に追加

ＩＣチップ小型化に伴い、ダブルバランストミキサ回路の上段部から下段部への局部発振器信号の漏洩経路として、配線を経由する従来のもの以外に、ダブルバランストミキサ部とカスコード部の間のＰ^+型分離領域が持つ寄生容量を経由するものの割合が高まり、ローカル漏洩特性が劣化する。 - 特許庁

The EEPROM is provided with: a semiconductor substrate; component isolation films that define active regions on the semiconductor substrate; at least one insulating film that fills up a trench formed on the active region; a floating gate insulating film formed on the insulating film; and a floating gate conductive film formed on the floating gate insulating film.例文帳に追加

半導体基板、半導体基板に活性領域を定義する素子分離膜、活性領域に形成されたトレンチを充填する少なくとも一つの絶縁膜、絶縁膜上に形成された浮遊ゲート絶縁膜、及び浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜を備えるＥＥＰＲＯＭである。 - 特許庁

There is provided a semiconductor layer 6 of a convex structure composed of a self-matching lateral and vertical epitaxial semiconductor layer having a wiring layer 3 in the lower part through an oxide film 2 on a semiconductor substrate 1, and the semiconductor layer 6 of the convex structure is isolated like an island by an element isolation region embedding insulating film 4 and the oxide film 2.例文帳に追加

半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。 - 特許庁

To provide a method of fabricating a reverse-blocking insulated gate bipolar transistor which can reduce the occupation area ratio of an isolation region per chip, which becomes a problem even in the case of a thin wafer (semiconductor substrate) having a thickness of ≤150 μm, which can avoid the tradeoff between an on-voltage characteristic and turn-off loss, and also can reduce diffusion time.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法の提供。 - 特許庁

After forming a surface element structure on the first principal plane of the active region 100 of a semiconductor substrate 1, a trench 23 is formed from the second principal plane side of the isolation structure 120.例文帳に追加

活性領域１００の周囲に耐圧構造部１１０が設けられ、その周囲に分離構造部１２０が設けられた半導体装置において、半導体基板１の活性領域１００の第１主面に表面素子構造を形成した後に、分離構造部１２０の第２主面側からトレンチ２３を形成する。 - 特許庁