「gate region」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

A gate electrode G is provided in the p type base region 4 with a gate insulating film 7 interposed so as to form a channel between the n+type source region 5 and n-type epitaxial layer 2.例文帳に追加

ｎ＋型ソース領域５とｎ−型エピタキシャル層２との間にチャネルを形成するためｐ型ベース領域４にゲート絶縁膜７を介してゲート電極Ｇが設けられている。 - 特許庁

To provide a semiconductor device, capable of preventing a short- circuit defect between a gate electrode and an impurity region and of further lowering the resistance of the gate electrode and the impurity region.例文帳に追加

ゲート電極と不純物領域との短絡不良を有効に防止するとともに、ゲート電極と不純物領域とをより低抵抗化することが可能な半導体装置を提供する。 - 特許庁

A semiconductor storage device comprises: a semiconductor film including a channel formation region; and a first insulation layer, a floating gate electrode, a second insulation layer, and a control gate electrode provided on the channel formation region of the semiconductor film.例文帳に追加

チャネル形成領域を有する半導体膜と、半導体膜のチャネル形成領域上に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。 - 特許庁

A gate insulator is provided at an interface part between an active region and the gate groove part, and also, at an interface part between the active region and each plate-like part.例文帳に追加

ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。 - 特許庁

The thickness of the insulating film 4A in the region under the side walls 7 is smaller than the thickness of the gate insulating film 4A in the region under the gate electrode 5.例文帳に追加

高誘電率ゲート絶縁膜４Ａにおけるサイドウォール７の下側領域の厚さは、高誘電率ゲート絶縁膜４Ａにおけるゲート電極５の下側領域の厚さよりも小さい。 - 特許庁

Otherwise the border side of the insulating gate field effect transistor in channel direction among the border sides between the element active region and the channel element isolation region is coated with the gate electrode.例文帳に追加

あるいは、素子活性領域と溝素子分離領域との境界辺のうち絶縁ゲート電界効果トランジスタのチャネル方向の境界辺が上記ゲート電極で被覆されている。 - 特許庁

An insulation film is so formed as to cover first gate electrodes on a memory cell section formation region, and then a second gate oxide film 9 is formed in a periphheral transistor formation region.例文帳に追加

メモリセル部形成領域上の第１のゲート電極４を被覆するように絶縁膜を形成した後、周辺トランジスタ形成領域に第２のゲート酸化膜９を形成する。 - 特許庁

This field effect transistor has a drain region 14, a polysilicon gate 16, an STI region 18, polysilicon gate conductor 20, a dielectric layer 22, a corner edge oxide film 24 and an MOSFET spacer 26.例文帳に追加

ドレイン領域１４、ポリシリコンゲート１６、ＳＴＩ領域１８、ポリシリコン・ゲート導体２０、誘電体層２２、コーナー・エッジ酸化膜２４、そしてＭＯＳＦＥＴスペーサ２６を有するＭＯＳＦＥＴ。 - 特許庁

To the second gate electrode material film 9c in a memory cell region, the second gate electrode material film 9c in an NMOS region and the surface of the semiconductor substrate 3, N-type impurities are doped.例文帳に追加

メモリセル領域の第２ゲート電極材膜９ｃとＮＭＯＳ領域の第２ゲート電極材膜９ｃ及び前記半導体基板３の表面とにＮ型の不純物を注入する。 - 特許庁

Consequently, the impurity concentration of the gate electrode in the narrow NMOS region 101n is lower than the impurity concentration of the gate electrode in the wide NMOS region 102n.例文帳に追加

この結果、狭幅ＮＭＯＳ領域１０１ｎ内のゲート電極の不純物濃度は、広幅ＮＭＯＳ領域１０２ｎ内のゲート電極の不純物濃度よりも低くいものとなる。 - 特許庁

Region parts of the embedded insulating films disposed in gate electrode formation expected regions are removed and the removed region parts are regarded as gate formation opening parts.例文帳に追加

そして、ゲート電極形成予定領域内に位置する埋め込み絶縁膜の領域部分を除去することによって、除去された領域部分をゲート形成用開口部とする。 - 特許庁

A first semiconductor region RP1 has smaller pieces of widths F1a and F1b along the gate lengthwise direction than pieces of widths F2a and F2b along the gate lengthwise direction of a second semiconductor region RP2.例文帳に追加

第１の半導体領域ＲＰ１のゲート長方向の幅（Ｆ１ａ、Ｆ１ｂ）は、第２の半導体領域ＲＰ２のゲート長方向の幅（Ｆ２ａ、Ｆ２ｂ）よりも小さく形成されている。 - 特許庁

The transfer gate 105 has, in a region except the region 105a, a configuration wherein a gate oxide film 1051, a polysilicon film 1052 and a silicide film 1053 are laminated in this order from a bottom side.例文帳に追加

転送ゲート１０５は、領域１０５ａを除く領域で、ゲート酸化膜１０５１とポリシリコン膜１０５２とシリサイド膜１０５３とが下から順に積層された構成となっている。 - 特許庁

An NMOS transistor 3 of a semiconductor device includes a semiconductor substrate 1 having an n-channel region, an n-type source/drain region 4, a gate insulating film 7, and a gate electrode 8.例文帳に追加

半導体装置のＮＭＯＳトランジスタ３は、ｎチャネル領域を有する半導体基板１と、ｎ型ソース／ドレイン領域４と、ゲート絶縁膜７と、ゲート電極８とを含んでいる。 - 特許庁

In this case, the first semiconductor region RP1 has a larger width W1 along a gate width direction than a width W2 along the gate width direction of the second semiconductor region RP2.例文帳に追加

この場合に、第１の半導体領域ＲＰ１のゲート幅方向の幅Ｗ１は、第２の半導体領域ＲＰ２のゲート幅方向の幅Ｗ２よりも広く形成されている。 - 特許庁

Next, by removing the photoresist 6, the thick first gate oxide film 5 can be formed in the first transistor region 3, and the thin second gate oxide film 7 can be formed in the second transistor region.例文帳に追加

次にフォトレジスト６を除去することで、第１のトランジスタ領域３には厚い第１のゲート酸化膜５、第２のトランジスタ領域には薄い第２のゲート酸化膜７が形成できる。 - 特許庁

An N-type drain region 14a is formed at one end of the readout gate electrode 13a, and an N-type signal storage region 15 is formed at the other end of the readout gate electrode 13a.例文帳に追加

シリコン基板上に読み出しゲート電極１３ａが選択的に形成され、この読み出しゲート電極１３ａの一端にＮ型ドレイン領域１４ａが形成されている。 - 特許庁

The active layer 20 includes a body region 22 in which an inversion layer 29 is formed in the region contacting the gate oxide film 30 by applying a voltage to the gate electrode 40.例文帳に追加

活性層２０は、ゲート電極４０に電圧が印加されることによりゲート酸化膜３０に接触する領域に反転層２９が形成されるボディ領域２２を含む。 - 特許庁

In the first element region, a first gate electrode is constituted with the first polysilicon film, while in the second element region, a second gate electrode is constituted with the second polysilicon film.例文帳に追加

第１の素子領域では第１ポリシリコン膜によって第１のゲート電極が構成され、第２の素子領域では第２ポリシリコン膜によって第２のゲート電極が構成される。 - 特許庁

The trench gate type semiconductor device has a semiconductor region 1 and a trench gate electrode 14 arranged in a trench 10 formed in the semiconductor region 1 via the insulating film 12.例文帳に追加

トレンチゲート型半導体装置は、半導体領域１と、その半導体領域１に形成されたトレンチ１０に絶縁膜１２を介して配置されたトレンチゲート電極１４を備えている。 - 特許庁

An insulating film A or insulating film B thicker than the gate insulating film is each formed among the gate electrode, the lower dopant diffusion region, and an upper dopant diffusion region.例文帳に追加

ゲート電極と下部不純物拡散領域及び上部不純物拡散領域間に、ゲート絶縁膜よりも膜厚が厚い絶縁膜Ａ又は絶縁膜Ｂをそれぞれ形成する。 - 特許庁

After a trench type element isolation insulating film 2 enclosing an active region is formed in a semiconductor substrate 1, a gate insulating film 3 and a gate electrode 4 are formed on the active region.例文帳に追加

半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜２を形成した後、活性領域上にゲート絶縁膜３及びゲート電極４を形成する。 - 特許庁

Electrons are moved from the control gate electrode 7 or the drain region 4 to the N-type impurity region 9 and furthermore accelerated to be injected into the floating gate electrode 11.例文帳に追加

そして、制御ゲート電極７またはドレイン領域からｎ型不純物領域９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。 - 特許庁

Further, the distance L1 between the floating diffusion region 8 and the output gate electrode 6 is set larger than the distance L2 between the floating diffusion region 8 and the reset gate electrode 11.例文帳に追加

また、フローティングディフュージョン領域８と出力ゲート電極６との間の距離Ｌ１は、フローティングディフュージョン領域８とリセットゲート電極１１との間の距離Ｌ２よりも大きい。 - 特許庁

A P-type impurity diffusion region 13 is formed below the gate electrodes 11 and 12 and an N-type impurity diffusion region 16 is formed below the gate electrodes 14 and 15.例文帳に追加

ゲート電極１１，１２の下部にはＰ型不純物拡散領域１３が形成され、ゲート電極１４，１５の下部にはＮ型不純物拡散領域１６が形成されている。 - 特許庁

As a result, the film thickness of a floating gate oxidation film 8a formed in the memory cell region M is smaller than that of a gate oxidation film 10 formed in the peripheral circuit region P.例文帳に追加

その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 - 特許庁

The predetermined area of the gate bus line 55 corresponding to each of the pixel region is covered with a storage capacitor electrode 73 of another pixel region adjacent to the gate bus line 55.例文帳に追加

前記画素領域の各々に対応するゲートバスライン５５の前記所定領域は、当該ゲートバスライン５５に隣接する他の画素領域の蓄積容量電極７３によって覆われている。 - 特許庁

A floating gate 321 is arranged, through insulation films 322 and 323, in a region where the P type well region 332 intersects a control gate 311 perpendicularly.例文帳に追加

Ｐ型ウェル領域３３２と、このＰ型ウェル領域３３２に直交するコントロールゲート３１１とが交わる領域に、絶縁膜３２２，３２３を介してフローティングゲート３２１を配置する。 - 特許庁

In manufacturing the TFT, after forming a TFT having an LDD(lightly doped drain) region, a part of a gate electrode is etched to form the TFT with a gate overlapped lightly doped(GOLD) region.例文帳に追加

ＴＦＴの作製において、ＬＤＤ領域を有するＴＦＴを形成した後で、ゲート電極の一部をエッチングすることにより、ＧＯＬＤ領域を有するＴＦＴを形成する。 - 特許庁

To prevent variations in gate resistance caused by the fact that polysilicon of the gate cannot be extracted because of variations in height of the active region and the element isolation region in a transistor which is fabricated by gate-last process.例文帳に追加

ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。 - 特許庁

A first gate electrode 21 crossing a first active region 12 and a second gate electrode 22 crossing a second active region 13 are formed, and a first cap film 35 is formed so as to coat the first and second gate electrode.例文帳に追加

第１活性領域１２と交差する第１ゲート電極２１、及び第２活性領域１３と交差する第２ゲート電極２２を形成し、第１及び第２ゲート電極を覆うように、第１キャップ膜３５を形成する。 - 特許庁

In the semiconductor device, two gate insulation films 105 and 106 are so formed as to interpose the channel region 104 in-between, and two gate electrodes 107 and 108 are so formed as to interpose the channel region 104 in-between via the gate insulation films 105 and 106.例文帳に追加

また、チャネル領域１０４を挾むように形成された２つのゲート絶縁膜１０５，１０６、ゲート絶縁膜１０５，１０６を介してチャネル領域１０４を挾むように設けられた２つのゲート電極１０７，１０８を備える。 - 特許庁

This semiconductor device comprises a gate 40, a gate oxide layer 41 beneath the gate 40, a source region 42 and a drain region 43 having a junction depth 45, a channel length 44, a halo injection part 46, a compensated injection part 47, and a side distribution tail 48.例文帳に追加

ゲート４０、ゲート４０の下のゲート酸化物層４１、接合深さ４５を有するソース領域４２とドレイン領域４３、チャネル長４４、ハロー注入部４６、補償注入部４７と側部分布テール４８を有する。 - 特許庁

When a right-angled portion is formed at a corner of the cell region of a trench gate (i.e., an end region of a trench gate), the right-angled portion is connected by a curved trench gate having a curvature radius as large as possible so that the right-angled portion can be chamfered.例文帳に追加

トレンチゲートのセル領域コーナー部（トレンチゲートの終端部）で直角部が形成される場合には、その直角部を面取りするようにできる限り大きい曲率半径の曲線状のトレンチゲートで連結する。 - 特許庁

A gate wiring 105 has a contact 105a with a width in the gate-length direction larger than gate electrodes 103 and 104, between a p-type impurity diffusion region 101 and an n-type impurity diffusion region 102.例文帳に追加

ゲート配線１０５は、Ｐ型不純物拡散領域１０１とＮ型不純物拡散領域１０２との間に、ゲート電極１０３及び１０４よりもゲート長方向の幅が大きいコンタクト部１０５ａを有している。 - 特許庁

Accordingly, an abnormal resistance preventing smooth flow of current on the gate electrode 24 of the boundary line between the N-type region 14 and the P-type region 16 can be prevented without physically increasing the gate width of the gate electrode 24.例文帳に追加

したがって、ゲート電極２４のゲート幅を物理的に大きくしなくても、Ｎ型領域１４とＰ型領域１６の境界線上のゲート電極２４で電流が流れにくくなる抵抗異常の発生を抑制できる。 - 特許庁

In this image display using transistors each having a polycrystalline semiconductor layer and a gate electrode is formed through an insulating film on the upper surface of the polycrystalline semiconductor layer, and a drain region is formed on one side of the gate electrode of the polycrystalline semiconductor layer, and a source region is formed on another side of the gate electrode of the polycrystalline semiconductor.例文帳に追加

さらに、本発明は、ＬＤＤ領域における不純物濃度の制御が容易な構成な多結晶半導体層を有するトランジスタを用いた画像表示装置、及びその製造方法を提供する。 - 特許庁

A gate structure is arranged on one portion of the first-type well and the low-doping region, and a second-type first-doping region and a second-type second-doping region are arranged at both the sides of the gate structure in the low-doping region and the first-type well.例文帳に追加

ゲート構造を前記第１タイプウエルの一部と前記低ドーピング領域の上に配置し、第２タイプの第１ドーピング領域と第２タイプの第２ドーピング領域は前記低ドーピング領域と前記第１タイプウエル内で前記ゲート構造の両側に配置する。 - 特許庁

A p^+-type region 171 becomes a source/drain region of a p-channel MOSFET Qp via the gate electrode 14 and a sidewall 16, and an n^+-type region 172 becomes a source/drain region of an n-channel MOSFET Qn via the gate electrode 14 and the sidewall 16.例文帳に追加

Ｐ^＋領域１７１は、ゲート電極１４及びサイドウォール１６を隔てたＰチャネルＭＯＳＦＥＴ Ｑｐのソース／ドレイン領域、Ｎ^＋領域１７２は、ゲート電極１４及びサイドウォール１６を隔てたＮチャネルＭＯＳＦＥＴ Ｑｎのソース／ドレイン領域となる。 - 特許庁

The end region 131 not located directly under a gate electrode 15 and not overlapping the channel region 132 is rendered highly resistive, but the end region 131 located directly under the gate electrode 15 and overlapping the channel region 132 is not rendered highly resistive.例文帳に追加

端部領域１３１のうちゲート電極１５直下に位置せずチャネル領域１３２と重ならない領域は高抵抗化されているが、端部領域１３１のうちゲート電極１５直下に位置しチャネル領域１３２と重なる領域は高抵抗化されていない。 - 特許庁

In the semiconductor device regarding the trench 7 for composing the fixed potential insulating electrode 5, one end 71 of the trench is arranged outside the formation region of a gate region 9, and the other end 72 of the trench is arranged in the formation region of the gate region.例文帳に追加

本発明の半導体装置では、固定電位絶縁電極５を構成するトレンチ７に関し、トレンチの一端７１はゲート領域９の形成領域外に配置し、トレンチの他端７２がゲート領域の形成領域内に配置されるようにする。 - 特許庁

The field effect transistor 100 comprises a channel region 130 formed within a silicon substrate 110, a gate electrode 150 formed on the channel region 130 via a gate insulating film 140, a high-concentration impurity region 170, and a pocket region 180.例文帳に追加

電界効果トランジスタ１００は、シリコン基板１１０内に形成されたチャネル領域１３０と、チャネル領域１３０上にゲート絶縁膜１４０を介して形成されたゲート電極１５０と、高濃度不純物領域１７０と、ポケット領域１８０とを備える。 - 特許庁

To provide a method of manufacturing a MOSFET in which a source region and a drain region, each having an LDD region in a region just underneath the gate electrode edge, are formed even though no side-wall is formed.例文帳に追加

サイドウォールを形成せずとも、ゲート電極端直下の領域にＬＤＤ領域を持つソース領域及びドレイン領域が形成できるＭＯＳＦＥＴの製造方法を提供する。 - 特許庁

Inside the lower peripheral region of the control gate electrode 12, part of an element isolation region, adjacent to the source region that is sandwiched by the field oxide film 19, is removed, and the source region is formed.例文帳に追加

コントロールゲート電極１２の下部周辺領域のうち、フィールド酸化膜１９に挟まれたソース領域に隣接する領域における素子分離領域が一部削除されて、ソース領域が形成される。 - 特許庁

In an enhancement type transistor, a high density P region 17 formed in a channel region under a gate electrode 13 is made to be in touch with a source region 15b and is made not to be in touch with a drain region 15a.例文帳に追加

エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。 - 特許庁