「gate region」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

The lower face of the gate insulating film 60 is positioned below lower faces of a source side extension region 42 and a drain region 50.例文帳に追加

ゲート絶縁膜６０は、その下面がソース側エクステンション領域４２およびドレイン領域５０の下面より下に位置する。 - 特許庁

The dummy gate electrode 16c is electrically connected to a p-type impurity region 19 of the substrate contact region Rsub.例文帳に追加

そして、ダミーゲート電極１６ｃを基板コンタクト領域ＲｓｕｂのＰ型不純物領域１９と電気的に接続する。 - 特許庁

A control gate 6 is partially extended onto the first surface region 11 while being insulated from the surface region 11.例文帳に追加

制御ゲート６の一部が第１表面領域１１から絶縁されながら第１表面領域１１上に延びている。 - 特許庁

The memory cell array region has eight control gates(CG) drivers 300-0 to 300-7 as a control gate driving section for the sector region 0.例文帳に追加

セクタ領域０のためのコントロールゲート駆動部として、８つのコントロールゲート（ＣＧ）ドライバ３００−０〜３００−７を有する。 - 特許庁

To suppress an outbreak of a dishing phenomenon not only in a region between ring gate type MOS transistors but also in a region in a ring.例文帳に追加

リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。 - 特許庁

Next, a gate electrode is formed, a side spacer is formed, and thereafter a second source region and a drain region are formed at the same time.例文帳に追加

次に、ゲート電極を形成し、サイドスペーサーを形成した後、第２ソース領域とドレイン領域とを同時に形成する。 - 特許庁

As the outer peripheral trench 4a surrounds a region other than that of the gate pad 8, a wide cell region 10 can be ensured.例文帳に追加

外周トレンチ４ａが、ゲートパッド８の領域以外の領域を囲んでいるので、広いセル領域１０を確保できる。 - 特許庁

The gate region is formed as the p-type AlGaAs layer, and a channel region as the n-type AlGaAs layer.例文帳に追加

ゲート領域はｐ型ＡｌＧａＡｓ層として形成され、チャネル領域はｎ型ＡｌＧａＡｓ層として形成されている。 - 特許庁

A drain region of the high-withstand voltage insulated gate field effect transistor (HVMOSFET) is constituted of a low-concentration drain region.例文帳に追加

高耐圧絶縁ゲート電界効果型トランジスタ（ＨＶＭＯＳＦＥＴ）のドレイン領域を低濃度ドレイン領域から構成した。 - 特許庁

Then a deep source/drain region 230 is formed in the upper region of the semiconductor substrate outside the side wall of the gate electrode.例文帳に追加

次に、半導体基板の上部領域のゲート電極側壁の外側にはディープソース／ドレイン領域２３０が形成される。 - 特許庁

In addition, a low-resistance layer is formed on the source region 116, the drain region 117, and a gate electrode 115.例文帳に追加

加えて、ソース領域１１６，ドレイン領域１１７領域上およびゲート電極１１５上に低抵抗層を形成する。 - 特許庁

To suppress characteristic variations in a gate oxide film region while forming a bonding pad to a semiconductor active region.例文帳に追加

半導体の能動領域にボンディングパッドを形成しながら、ゲート酸化膜領域の特性変動を抑制することを目的とする。 - 特許庁

A control gate electrode film 17 is formed on the inter-electrode insulating film 16 in the cell region and the peripheral circuit region.例文帳に追加

制御ゲート電極膜１７は、セル領域および周辺回路領域の電極間絶縁膜１６上に形成されている。 - 特許庁

Therefore, the first and second gate materials are made only in an activating region 8, and they do not exist on the element isolation region 4.例文帳に追加

このため、活性化領域８にのみ第１、第２のゲート材が形成され、素子分離領域４上には存在しない。 - 特許庁

The cell transistor CT includes a tunnel insulating film 11 formed on an element region 10, a floating gate electrode 12, a control gate electrode 14, and an inter-gate insulating film 13 formed between the floating gate electrode 12 and the control gate electrode 14.例文帳に追加

セルトランジスタＣＴは、素子領域１０上に設けられたトンネル絶縁膜１１と、浮遊ゲート電極１２と、制御ゲート電極１４と、浮遊ゲート電極１２と制御ゲート電極１４との間に設けられたゲート間絶縁膜１３とを備える。 - 特許庁

To expose respective gate electrode formation films and gate wiring formation films formed on an active region and an element separation region with high accuracy, without being affected by the level difference between the active region and the element separation region, in a method for manufacturing a semiconductor device having a full-silicified gate electrode.例文帳に追加

フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良う。 - 特許庁

The method further includes steps of heat-treating, forming a side wall oxide film 7 on a side wall of the gate electrode, forming a drain region in a semiconductor substrate below an end of the gate electrode at a second region side, and forming a source region in the semiconductor substrate below an end of the gate electrode at a first region side.例文帳に追加

その後、熱処理を施し、ゲート電極の側壁に側壁酸化膜７を形成し、ゲート電極の第２領域側の端部の下方に位置する半導体基板中にドレイン領域を形成し、ゲート電極の第１領域側の端部の下方に位置する半導体基板中にソース領域を形成する。 - 特許庁

More specifically, each floating gate 5, 6 of each memory cell 1 has a profile descending gently from the select gate electrode 11 side (channel region 4 side) toward the source-drain region 3, where the select gate electrode 11 side (channel region 4 side) is higher than the source/ drain region 3 side.例文帳に追加

つまり、当該各メモリセル１の各浮遊ゲート電極５，６の形状は、選択ゲート電極１１側（チャネル領域４側）からソース・ドレイン領域３側に向けて緩やかに傾斜下降し、選択ゲート電極１１側（チャネル領域４側）の高さの方がソース・ドレイン領域３側よりも高くなっている。 - 特許庁

A crystal defect 25a having an energy level higher than the Fermi level of the second semiconductor region 24b is formed in at least one of the second semiconductor region 24b within a range where the second semiconductor region 24b is in contact with the gate insulating film 32 and the gate insulating film 32 within a range where the gate insulating film 32 is in contact with the second semiconductor region 24b.例文帳に追加

ゲート絶縁膜３２に接する範囲の第２半導体領域２４ｂと第２半導体領域２４ｂに接する範囲のゲート絶縁膜３２との少なくとも一方に、第２半導体領域２４ｂのフェルミ準位よりも高いエネルギー準位を有する結晶欠陥２５ａが形成されている。 - 特許庁

Here, the trench gate 118 is so formed that a fist path P_1 reaching the drain region 106 from the source region 108 through below the trench gate 118 is shorter than a second path P_2 or third path P_3 reaching the drain region 106 from the source region 108 through the location being lateral to the trench gate 118.例文帳に追加

ここで、トレンチゲート１１８は、ソース領域１０８からトレンチゲート１１８の下方を介してドレイン領域１０６に到る第１の経路Ｐ_１が、ソース領域１０８からトレンチゲート１１８の側方を介してドレイン領域１０６に到る第２の経路Ｐ_２または第３の経路Ｐ_３よりも短くなるように形成される。 - 特許庁

A gate oxide film 8 is formed at a part for forming the memory cell transistor in a memory cell region 1 of a silicon substrate 3; and a gate oxide film 12 and the gate oxide film 8 are formed at a region requiring a high breakdown voltage of a peripheral circuit region 2 and at a part corresponding to a high-concentration impurity region, respectively.例文帳に追加

シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。 - 特許庁

Via-holes 16, 17 containing a filler are formed to other regions than a gate oxide film region 15 to relax a stress onto the gate oxide film region 15 under the bonding pad 3 while forming the bonding pad 3 to the semiconductor active region, thereby suppressing the characteristic variations in the gate oxide film region 15.例文帳に追加

ゲート酸化膜領域１５以外にも充填物からなるビア１６，ビア１７を形成することにより、半導体の能動領域にボンディングパッド３を形成しながら、ボンディングパッド３下のゲート酸化膜領域１５への応力を緩和し、ゲート酸化膜領域１５の特性変動を抑制することができる。 - 特許庁

The insulated gate field effect transistor has a channel forming region of a semiconductor substrate for internally forming a channel layer and opposing a gate electrode 19 through a gate insulating film 17, and a source-drain region 10 having a conductivity type reverse to that of the channel forming region and formed separately in contact with the channel forming region.例文帳に追加

ゲート絶縁膜１７を介してゲート電極１９と対向し、内部にチャネル層が形成される半導体基板のチャネル形成領域と、当該チャネル形成領域と逆の導電型を有し、チャネル形成領域に各々接し互いに離れて形成されているソース・ドレイン領域１０と、を有する。 - 特許庁

An IGBT 10 comprises an n^+type emitter region 34, an n^-type drift region 26, a (p) type body region 28 formed between the emitter region 34 and the drift region 26, a trench gate 40 extending in the body region 28 from the emitter region 34 toward the drift region 26, and an insulator protrusion 60.例文帳に追加

ＩＧＢＴ１０は、ｎ^＋型のエミッタ領域３４と、ｎ^−型のドリフト領域２６と、エミッタ領域３４とドリフト領域２６を隔てているｐ型のボディ領域２８と、エミッタ領域３４からドリフト領域２６に向けてボディ領域２８内を伸びているトレンチゲート４０と、絶縁体の突出部６０を備えている。 - 特許庁

A nonvolatile semiconductor memory device is includes: a memory gate (21) on a charge accumulation layer (24); a first side gate (22); a second side gate (23); a first impurity implantation region (31) in the first side gate (22) side; a second impurity implantation region (32) in the second side gate(23) side; and channel regions (33, 34, 35).例文帳に追加

電荷蓄積層（２４）の上のメモリゲート（２１）と、第１サイドゲート（２２）と、第２サイドゲート（２３）と、第１サイドゲート（２２）側の第１不純物注入領域（３１）と、第２サイドゲート（２３）側の第２不純物注入領域（３２）と、チャネル領域（３３、３４、３５）とを具備する不揮発性半導体記憶装置を構成する。 - 特許庁

To provide a junction gate field effect transistor and its manufacturing method with case of controlling the structure of the depth of the gate region.例文帳に追加

ゲート領域の深さを制御し易い構成を備えた接合ゲート型電界効果トランジスタ及びその作製方法を提供する。 - 特許庁

In an SOI substrate 11, a gate insulating film 14 on a P^- region 13, a gate electrode 15, and a sidewall 16 are formed.例文帳に追加

ＳＯＩ基板１１において、Ｐ^−領域１３上にゲート絶縁膜１４、ゲート電極１５、サイドウォール１６が形成されている。 - 特許庁

The gate electrode PG in the peripheral circuit region is formed with a gate insulating film 11 having a thick film thickness in regard to the high-voltage transistor.例文帳に追加

周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。 - 特許庁

A thin gate dielectric layer separates the upper corners of the channel region from the gate dielectric to optimize conductivity in the channel corners.例文帳に追加

薄いゲート誘電体層は、ゲート誘電体からチャネル領域の上部コーナを分離して、チャネル・コーナ部における伝導率を最適化する。 - 特許庁

The readout gate 31, the gate insulation film 32, the n-type layer 22 and the n-type region 40 form a MOS transistor structure.例文帳に追加

読み出しゲート３１、ゲート絶縁膜３２、Ｎ型層２２およびＮ型領域４０によってＭＯＳトランジスタ構造が形成されている。 - 特許庁

A gate region 40 is formed under the gate insulation film 52, and first and second source drain regions 48, 50 are formed on both sides.例文帳に追加

ゲート絶縁膜５２の下にゲート領域４０を形成し、その両側に第１および第２ソースドレイン領域４８，５０を形成する。 - 特許庁

A second nonvolatile memory cell (1b) includes a second channel region (11b), a second floating gate (5b), and a second control gate (6b).例文帳に追加

また、第２不揮発性メモリセル（１ｂ）は、第２チャネル領域（１１ｂ）と、第２フローティングゲート（５ｂ）と、第２コントロールゲート（６ｂ）とを含むものとする。 - 特許庁

The partial depletion type nMOS has a back gate region (14) to which a voltage is applicable independent of a gate terminal under the UTB.例文帳に追加

部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。 - 特許庁

The innermost trench 621 in the termination trench 62 incorporates a termination gate region 72 electrically connected to the gate electrode 22.例文帳に追加

終端トレンチ６２の最内のトレンチ６２１は，ゲート電極２２と電気的に接続された終端ゲート領域７２を内蔵している。 - 特許庁

The memory cell includes a memory transistor having a first island-shaped semiconductor region 102, a floating gate 109 and a control gate 111.例文帳に追加

メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。 - 特許庁

Then, a gate oxide film, a second gate electrode material, and a second CMP stopper material are sequentially formed in the peripheral circuit region on the silicon substrate.例文帳に追加

次に、シリコン基板上の周辺回路領域に、順にゲート酸化膜と第２ゲート電極材と第２ＣＭＰストッパー材を形成する。 - 特許庁

The connecting part 6a is formed in a central part 8A of the element region and connected with a gate pad 4 via gate wiring 2a.例文帳に追加

接続部６ａは、素子領域の中央部８Ａに形成されており、ゲート配線２ａを介してゲートパッド４と接続されている。 - 特許庁

The display device of the invention comprises a pixel region including a plurality of pixels, a source driver, a first gate driver, and a second gate driver.例文帳に追加

本発明の表示装置は、複数の画素を含む画素領域と、ソースドライバと、第１のゲートドライバと、第２のゲートドライバとを有する。 - 特許庁

A second gate insulating film 111 is formed on the second polysilicon layer 109 and the floating gate electrode isolation region 110.例文帳に追加

第２ポリシリコン層１０９及び浮遊ゲート電極分離領域１１０上には、第２ゲート絶縁膜１１１が形成されている。 - 特許庁

A gate insulating film (oxide film) 13 is formed in an element region 11 and a polysilicon layer 14 becoming a gate electrode is formed on it.例文帳に追加

素子領域１１においてゲート絶縁膜（酸化膜）１３が形成され、その上にゲート電極となるポリシリコン層１４を形成する。 - 特許庁

A first nonvolatile memory cell (1a) includes a first channel region (11a), a first floating gate (5a), and a first control gate (6a).例文帳に追加

第１不揮発性メモリセル（１ａ）は、第１チャネル領域（１１ａ）と、第１フローティングゲート（５ａ）と、第１コントロールゲート（６ａ）とを含むものとする。 - 特許庁

The gate insulator 10 has a thick film portion 24 thicker than a part above the channel region in the gate-length direction at least in part where the gate insulator is in contact with the boundary surface of the body layer 4 at the end in the gate-width direction.例文帳に追加

また、ゲート絶縁膜１０は、ゲート幅方向端部におけるボディ層４の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部２４を有する。 - 特許庁

The MOSFET includes a gate insulating film 11 formed on the semiconductor substrate, a gate electrode 12 formed on the gate insulating film, and a source/drain diffusion layer 21 sandwiching a channel region below the gate electrode.例文帳に追加

ＭＯＳＦＥＴは、半導体基板上に設けられたゲート絶縁膜１１と、ゲート絶縁膜上に設けられたゲート電極１２と、ゲート電極の下方のチャネル領域を挟むソース／ドレイン拡散層２１と、を含む。 - 特許庁

A region for exposing the semiconductor wafer at gate spacer etching process is made to be non-crystallized, so that a gate poly-oxide film 240 can be formed thick on the upper part of the semiconductor wafer in the region.例文帳に追加

ゲートスペーサエッチング工程時に半導体基板が露出される部位を非晶質化させることによって、その部分の半導体基板上部にゲートポリ酸化膜２４０を厚く形成する。 - 特許庁

The second transistor has a source region connected to a reference low voltage point, a drain region connected to a gate of the driving transistor, and the gate connected to the second scanning line.例文帳に追加

第２トランジスタは基準低電圧の点に結合されたソース領域と、駆動トランジスタのゲートに結合されたドレイン領域と、第２走査ラインに結合されたゲートとを有する。 - 特許庁