「gate region」に関連した英語例文の一覧と使い方(78ページ目) - Weblio英語例文検索

To fabricate transistors by forming a nitride-based semiconductor barrier layer on a nitride-based semiconductor channel layer and forming a protective layer on a gate region of the nitride-based semiconductor barrier layer.例文帳に追加

窒化物ベースの半導体チャネル層上に窒化物ベースの半導体バリア層を形成すること、および窒化物ベースの半導体バリア層のゲート領域上に保護層を形成することによって、トランジスタが製作される。 - 特許庁

After a resist 5 of a pattern in accordance with the program is formed on the layer insulation film 7, ion implantation for the program is carried out to a channel region 9 below the desired gate electrode 4.例文帳に追加

プログラムに応じたパターンのレジスト５を層間絶縁膜７上に形成した後、層間絶縁膜７の上から、所望のゲート電極４下部のチャネル領域９に対してプログラム用のイオン注入を行う。 - 特許庁

The method includes a process for forming a first gate insulating film pattern 115 and a mask pattern successively formed on a semiconductor substrate 100, and then for forming an impurity region 140 on the semiconductor substrate 100.例文帳に追加

本発明は半導体基板１００上に順次に積層された第１ゲート絶縁膜パターン１１５及びマスクパターンを形成した後に、半導体基板１００に不純物領域１４０を形成する段階を含む。 - 特許庁

In a valve control region II, the waste gate valve opening WGA is kept full close, and the flow rate adjusting valve opening SPA is adjusted so that the turbine inlet exhaust pressure PE becomes manifold intake pressure PI or lower.例文帳に追加

バルブ制御領域ＩＩにおいてはウェストゲートバルブ開度ＷＧＡを全閉に維持し、タービン入口排気圧ＰＥがマニホールド吸気圧ＰＩ以下になるように流量調節バルブ開度ＳＰＡを調節する。 - 特許庁

To obtain a process for fabricating a solid state imaging device in which defects occurring in an isolation region can be reduced sharply and a photodiode can be formed while self-aligned with a gate electrode.例文帳に追加

素子分離領域に発生する欠陥を大幅に低減することが可能となり、かつ、ゲート電極に対してセルフアラインでフォトダイオードを形成することができる、固体撮像装置の製造方法を実現する。 - 特許庁

A gate electrode 16 formed of a metallic layer forming a Schottky barrier, a source electrode 18 and a drain electrode 11 made of ohmic metal are formed on an operating region 15 of a semiconductor substrate.例文帳に追加

半導体基板の動作領域１５上にショットキー障壁を成す金属層で形成されたゲート電極１６、およびオーミック金属で形成されたソース電極１８およびドレイン電極１１が形成されている。 - 特許庁

A layout determining means 224 generates layout information in which all the source electrodes, drain electrodes and gate electrodes of the transistors included in the circuit are arranged in parallel each other in the narrow-width region having the determined width.例文帳に追加

レイアウト決定手段２２４は、決定された幅を持つ狭幅領域に、回路に含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成する。 - 特許庁

Then, a pair of gate electrodes 15-1 and 15-2 is opposingly provided at both the sides of a region S for composing a signal waveguide formed between the source electrode 13 and the drain electrode 14.例文帳に追加

次いで、ソース電極１３及びドレイン電極１４間に形成された、信号導波路を構成する領域Ｓの両側において、一対のゲート電極１５−１及び１５−２を互いに対向するようにして設ける。 - 特許庁

After a thermal oxide film 14 is selectively removed from an intermediate voltage transistor forming region MV through both a dry etching technique and a wet etching technique, ions are implanted into spots on the sides of a gate electrode 17b.例文帳に追加

ドライエッチング技術およびウェットエッチング技術を用いて、中電圧トランジスタ形成領域ＭＶの熱酸化膜１４を選択的に除去してから、ゲート電極１７ｂの両側にイオン注入を行う。 - 特許庁

A distance gate is set relative to the imaging part 22 so that even reflected light from a small target can be received with en excellent SN ratio, and thereby an excellent target image and target distance information in the monitoring region are acquired.例文帳に追加

また、撮像部２２に対しては、小さな目標からの反射光も良好なＳＮ比で受光できるように距離ゲートを設定して、監視領域内の良好な目標画像及び目標距離情報を得ている。 - 特許庁

The DMOS transistor contains an n^+ diffusion layer 21d as a source, a p-type diffusion layer 17e as a back gate region, and an n-type diffusion layer 67 in a low concentration as a drain and an n^+ diffusion layer 21e in a high concentration.例文帳に追加

ＤＭＯＳトランジスタは、ソースとなるｎ^＋拡散層２１ｄと、バックゲート領域となるｐ型拡散層１７ｅと、ドレインとなる低濃度のｎ型拡散層６７および高濃度のｎ^＋拡散層２１ｅとを含む。 - 特許庁

Trenches for burying the word lines 113 functioning as gate electrodes for a plurality of the memory transistors arranged in the line direction in common are formed in the specified region of the insulating film so that the surface of the capacity film is exposed.例文帳に追加

次に、絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線113を共通に埋め込むための溝を、容量膜表面が露出するように形成する。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of suppressing the entry of a conductivity type impurity into the gate insulating film while carrying out the threshold value control by introducing the conductivity type impurity into the channel region.例文帳に追加

チャネル領域に導電型不純物を導入して閾値制御を行いつつ、ゲート絶縁膜中に導電型不純物が取り込まれるのを抑制することができる半導体装置の製造方法を提供する。 - 特許庁

Accordingly, the exposure preventive films 122 in minute film coupling structure are formed between the sidewall insulating films 120 and the insulator buried in films 130 so that any exposing trenches of the surface of the semiconductor substrate 100 may not be formed between the active region wherein the gate electrodes 162 are formed and the trench element isolating region.例文帳に追加

従って、膜の結合構造が緻密な露出防止膜１２２を側壁絶縁膜１２０と絶縁物埋込層１３０との間に形成することにより、ゲート電極１６２が形成される活性領域とトレンチ素子分離領域との間に半導体基板１００の表面を露出する溝が形成されないようにする。 - 特許庁

The method of manufacturing the semiconductor device comprises the step of conducting the ion implantation from the slanting direction permitting the ion to cross the grain boundary 3A of the columnar crystal structure, on the occasion of conducting ion implantation to form the source region and drain region, using the gate electrode 3 formed of a metal film of the columnar crystal structure as a mask.例文帳に追加

柱状結晶構造をもつメタル膜からなるゲート電極３をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、前記柱状結晶構造のグレイン境界３Ａをイオンが横切るように斜め方向からイオン注入を行う工程が含まれてなることを特徴とする。 - 特許庁

The MOS active element includes first and second semiconductor regions a1, b1 formed while being isolated from each other in a surface area of the well region, an insulating film formed on the well region between the first and second semiconductor regions, and a gate conductor layer formed on the insulating layer.例文帳に追加

ＭＯＳ型能動素子は、前記ウェル領域の表面領域に互いに離隔して形成された第１，第２の半導体領域ａ１，ｂ１、前記第１，第２の半導体領域間の前記ウェル領域上に形成された絶縁膜、及び前記絶縁膜上に形成されたゲート導電体層を有する。 - 特許庁

Since the trench 62 in the IGBT of the central part is shallow, the amount of majority carriers accumulated in a part along a gate insulating film 64 of a second conductivity type low concentration drift region 54 is smaller than that accumulated in the IGBT's in the peripheral part, and the amount of minority carriers to a region in the central part from a collector electrode is reduced.例文帳に追加

中央部のＩＧＢＴではトレンチ６２が浅いため、周辺部のＩＧＢＴより第二導電型低濃度ドリフト領域５４のゲート絶縁膜６４に沿う部分に蓄積する多数キャリアの量が少なくなり、中央部の領域へのコレクタ電極からの少数キャリアの量も少なくなる。 - 特許庁

When erasing information in the non-volatile semiconductor memory device, the semiconductor substrate 1 is made to be in a floating state, and a voltage having a first polarity is applied to the first diffusion region 2 or the second diffusion region 3, and a pulsing voltage having a second polarity which is the opposite polarity of the first polarity is applied to the gate electrode 7.例文帳に追加

不揮発性半導体記憶装置の消去時は、半導体基板１をフローティングの状態とし、第１の拡散領域２または第２の拡散領域３に第１の極性を持つ電圧を印加し、ゲート電極７に第１の極性とは逆の極性である第２の極性を持つパルス状の電圧を印加する。 - 特許庁

An n-conductivity-type first transistor Q1 formed in a memory region RM on a silicon substrate 1 has: a memory channel region CH1 containing boron; and n-type memory extension regions ET1 and diffusion preventing regions PA1 containing oxygen which are formed below both side walls of a memory gate electrode GE1.例文帳に追加

シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。 - 特許庁

The organic semiconductor light emitting element comprises an electron injecting electrode 3 and a hole injecting electrode 4 arranged at intervals, an organic semiconductor part 5 provided in an interelectrode region 10 between these electrodes, an oxide silicon film 2, and a gate electrode 1 facing the interelectrode region 10 sandwiching the film 2.例文帳に追加

この有機半導体発光素子は、間隔を開けて配置された電子注入電極３および正孔注入電極４と、これらの電極の間の電極間領域１０に設けられた有機半導体部５と、酸化シリコン膜２と、これを挟んで電極間領域１０に対向するゲート電極１とを備えている。 - 特許庁

A first metal layer 12 is formed by depositing first metal at a first temperature which causes siliciding in a semiconductor region, which contains silicon such as a semiconductor substrate 11 of single-crystal silicon where a source-drain region 21sd is formed, and a gate electrode 21g of polysilicon.例文帳に追加

ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域においてシリサイド化が生ずる第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層１２を形成する。 - 特許庁

A semiconductor device comprises: a pair of second diffusion layers 215 provided spaced apart from each other on a semiconductor substrate 11 in an element region; a first insulating film 111b provided on the surface of the element region between the pair of second diffusion layers 215; and a first gate electrode 112b provided on the first insulating film 111b.例文帳に追加

半導体素子は、素子領域内の半導体基板１１に離間して設けられた１対の第２拡散層２１５と、１対の第２拡散層２１５間の素子領域表面上に設けられた第１絶縁膜１１１ｂと、第１絶縁膜１１１ｂ上に設けられた第１ゲート電極１１２ｂとを備える。 - 特許庁

A first impurity is ion-implanted into the active region exposed by the lamination gate to form a source/drain region at a first concentration, a word line is used as a mask for etching to remove the exposed field oxide film, and the first insulating film on the word line is also removed or equally etched.例文帳に追加

前記積層ゲートにより露出されたアクティブ領域に第１不純物をイオン注入して第１濃度のソース／ドレイン領域を形成し、ワードラインをエッチング用マスクとして用いて露出されたフィールド酸化膜を取り除くと共に、前記ワードライン上の第１絶縁をも取り除くか、均等にエッチングする。 - 特許庁

An access transistor ATR in an MTJ memory cell, one of groups of transistors connected to the readout current path, is manufactured by using a semiconductor layer 205 formed on an insulating film 200 on a semiconductor substrate SUB, and includes impurity regions 110, 120, a gate region 130 and a body region 210.例文帳に追加

読出電流経路に接続されたトランジスタ群の１つである、ＭＴＪメモリセル中のアクセストランジスタＡＴＲは、半導体基板ＳＵＢ上の絶縁膜２００上に形成された半導体層２０５を用いて作製され、不純物領域１１０，１２０、ゲート領域１３０およびボディ領域２１０を含む。 - 特許庁

In the case of manufacturing an opposed substrate 16 of a liquid crystal display element of the liquid crystal display device, first, a transparent conductive film 9 is formed onto an entire transparent substrate 1, and a hydrogen reduction processing is applied to a region of the transparent conductive film 9 placed on a gate electrode 2 of a TFT array substrate 15 to apply blackening processing to the region.例文帳に追加

液晶表示装置の液晶表示素子の対向基板１６の製造時には、まず透光性基板１上全体に透明導電膜９を成膜し、次に、ＴＦＴアレイ基板１５のゲート電極２上部に位置する透明導電膜９の領域を水素還元処理することにより黒化させる。 - 特許庁

Then, a metal silicide layer is formed by reacting the metal film 12, the gate electrodes 8a, 8b, the n^+ type semiconductor region 9b and the p^+ type semiconductor region 10b are reacted by effecting a first heat treatment and, thereafter, a barrier film 13 and a not yet reacted metal film 12 are removed to remain the metal silicide layer.例文帳に追加

それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。 - 特許庁

Between the gate electrodes 9 of adjacent unit cells, a trench electrode 15 comprising a trench 16 reaching a p+ type silicon substrate 1 from an n+ type source region 5 while penetrating a p- type body region 4 and a p- type silicon layer 2, and a conductive substance 17 filling the trench 16 is formed.例文帳に追加

隣接するユニットセル同士のゲート電極９間部分に、ｎ＋型ソース領域５からｐ型ボディ領域４、ｐ−型シリコン層２を貫いてｐ＋型シリコン基板１に達するトレンチ１６及びトレンチ１６内に埋め込まれた導電性物質１７からなるトレンチ電極１５が形成されている。 - 特許庁

A first interlayer insulating film 7 covering an MOSFET (the semiconductor device) 100 is formed on the main surface of a semiconductor substrate 1 and on the top face of a gate electrode 5, and a first wiring layer 9 is formed in the region other than above the channel region 6 of the MOSFET 100 on the top face thereof.例文帳に追加

半導体基板１の主面上及びゲート電極５の上面上には、ＭＯＳＦＥＴ（半導体素子）１００を被覆する第一層間絶縁膜７が形成され、その上面上の前記ＭＯＳＦＥＴ１００のチャネル領域６の上方以外の領域には第一配線層９が形成されている。 - 特許庁

A gate electrode of the GaAs FET11 is connected with the end of a resistor 12 for distortion improvement in the high frequency region of the switch circuit 1, and a resistor 13 for distortion improvement in the low frequency region of the switch circuit 1 is prepared between the signal line L1 and the resistor 12.例文帳に追加

ＧａＡｓ ＦＥＴ１１のゲート電極には、スイッチ回路１の高周波領域での歪み改善のための抵抗１２の一端が接続されており、信号ラインＬ１と抵抗１２の他端との間には、スイッチ回路１の低周波領域での歪み改善のための抵抗１３が設けられている。 - 特許庁

To prevent in the method of manufacturing a semiconductor device that ions are deeply implanted due to channeling by employing a very simplified means on the occasion of forming, with the ion implantation, a source region and a drain region of a MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) where a gate electrode is formed of a columnar crystal metal such as Mo, Al, and W.例文帳に追加

半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。 - 特許庁

To provide a method of evaluating the characteristics which enables accurate calculation of a resistance value of an offset region of a semiconductor storage element which is so structured that the resistance value of the offset region located below a memory functional body may be changed depending on the amount of accumulated charges or polarized state of the memory functional body formed on one side or on both sides of a gate electrode.例文帳に追加

ゲート電極の片側または両側に形成されたメモリ機能体の蓄積電荷の多寡または分極状態により、その下方に位置するオフセット領域の抵抗値が変化するように構成されている半導体記憶素子のオフセット領域の抵抗値を精度良く求める特性評価方法を提供する。 - 特許庁

Since the memory cell region M is sandwiched by the assist gate electrodes 21, the amount of an oxygen radical supplied to the surface of the exposed semiconductor substrate 1 is smaller than that supplied to the exposed semiconductor substrate 1 in the flat peripheral circuit region P.例文帳に追加

平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。 - 特許庁

An IGZO semiconductor layer is provided on the source electrode layer and the drain electrode layer, and a source region and a drain region having lower oxygen concentration than the IGZO semiconductor layer is intentionally provided between the source electrode and drain electrode, and a gate insulating layer to form an ohmic contact.例文帳に追加

ソース電極層及びドレイン電極層上にＩＧＺＯ半導体層を設け、ソース電極層及びドレイン電極層とゲート絶縁層との間に、ＩＧＺＯ半導体層よりも酸素濃度の低いソース領域及びドレイン領域を意図的に設けることによってオーミック性のコンタクトを形成する。 - 特許庁

In a nonvolatile semiconductor memory device, a first element isolation insulating layer in a memory cell region is configured by embedding a first oxide film in a first element isolation groove in the memory cell region, and the top surface of the first oxide film exists between the top surface of a semiconductor substrate and the top surface of a first gate electrode.例文帳に追加

不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。 - 特許庁

The device has a resistance element 6 formed on a resistance element forming region 17 of a Si substrate 1, using a wiring layer 20 formed at the same time as forming a gate electrode 12 of a MOS type transistor 22 constituting a memory cell in a transistor forming region 18 of the substrate 1 when forming the resistance element 6.例文帳に追加

開示されている半導体装置１０は、シリコン基板１の抵抗素子形成領１７に抵抗素子６を形成するにあたり、基板１のトランジスタ形成領域１８にメモリセルを構成するＭＯＳ型トランジスタ２２のゲート電極２２の形成時に同時に形成された配線層２０を用いて抵抗素子６を形成する。 - 特許庁

In at least part of a drift region 26 provided in the semiconductor device, the concentration of holes is kept at a value of not less than ten times the impurity concentration of the drift region during the turn-off period immediately after turning off a gate signal of the semiconductor device performing a bipolar operation.例文帳に追加

バイポーラ動作する半導体装置であり、この半導体装置のゲート信号をオフした直後のターンオフ期間中において、その半導体装置に設けられているドリフト領域２６内の少なくとも一部では、正孔濃度がそのドリフト領域の不純物濃度の１０倍以上に維持されていることを特徴としている。 - 特許庁

In the semiconductor device 1 hybridly mounted with a logic transistor 10 and a high breakdown voltage transistor 20, an isolation film with an opening region 28, whose outer circumference is formed thick is formed on a low-concentration drain region 24b formed in an Si substrate 2, on both sides of a gate electrode 22 of the high breakdown voltage transistor 20.例文帳に追加

ロジックトランジスタ１０と高耐圧トランジスタ２０が混載された半導体装置１において、高耐圧トランジスタ２０のゲート電極２２両側のＳｉ基板２内に形成された低濃度ドレイン領域２４ｂ上に、外周部が厚く形成された開口領域２８を有する絶縁膜を形成する。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 50 each including at least a photodiode 61, a transfer gate 62 transferring charge accumulated in the photodiode 61 to a floating diffusion region 63 and a reset transistor 64 resetting charge in the floating diffusion region 63, are arranged in a matrix in a plane.例文帳に追加

CMOSイメージセンサの画素アレイ部には、フォトダイオード６１と、フォトダイオード６１に蓄積された電荷を浮遊拡散領域６３に転送する転送ゲート６２と、浮遊拡散領域６３の電荷をリセットするリセットトランジスタ６４とを少なくとも備える複数の単位画素５０が２次元に配列されている。 - 特許庁

Here, a value of a drain current at an arbitrary gate voltage value in a sub-threshold region or saturated region of each MOSFET of the MOSFET group 102A is measured as a measurement parameter, and the MOSFET in which a value of the drain current is a central value is selected as the MOSFET 101A for the monitor.例文帳に追加

ここで、前記ＭＯＳＦＥＴ群１０２Ａの各々のＭＯＳＦＥＴのサブスレッショルド領域若しくは飽和領域の任意のゲート電圧値におけるドレイン電流の値を測定パラメータとして測定し、そのドレイン電流の値が中央値であるＭＯＳＦＥＴをモニタ用ＭＯＳＦＥＴ１０１Ａとして選択する。 - 特許庁

Further, at least one n/p or p/n junction which is, provided between the first and second junctions, arrayed laterally there, and at least one gate terminal G contacting the p-or n-doped region of the first junction or n- or p-doped region of the second junction, are provided.例文帳に追加

それはまた、第一および第二接合の間に配置され、そこに横方向に配列されている少なくとも一つのｎ／ｐまたはｐ／ｎ接合と、第一接合のｐまたはｎドープされた領域または第二接合のｎまたはｐドープされた領域に接触している少なくとも一つのゲート端子とを含む。 - 特許庁

A capacitor 50 consisting of a first electrode 16, a dielectric film 17, and a second electrode 18 is formed on the first surface 11a of a semiconductor layer 11 while a transistor 23 consisting of a source region 23a, a drain region 23b, and a gate electrode 23c is formed on a second surface 11b opposed to the first surface 11a.例文帳に追加

半導体層１１の第１の表面１１ａに、第１の電極１６、誘電体膜１７、及び第２の電極１８からなるキャパシタ５０を形成し、第１の表面１１ａに対向する第２の表面１１ｂに、ソース領域２３ａ、ドレイン領域２３ｂ及びゲート電極２３ｃからなるトランジスタ２３を形成する。 - 特許庁

A contact hole 29 which exposes a source region 27 is formed in an interlayer insulating film 28 covering a gate electrode 25 and a source region 27 on an n^+ type semiconductor substrate 21 wherein a plurality of longitudinal MOSFETs 210 are formed, and the contact hole 29 is filled with a conductor plug 31 via a barrier metal film 30.例文帳に追加

複数の縦型ＭＯＳＦＥＴ２１０が形成されたｎ^＋型半導体基板２１上のゲート電極２５およびソース領域２７を覆う層間絶縁膜２８にソース領域２７を露出するコンタクト孔２９が形成され、コンタクト孔２９の内部にバリアメタル膜３０を介して導電体プラグ３１が充填されている。 - 特許庁

The first interlayer dielectric is formed with optical film thickness for reducing the reflectance of light in a specified wavelength region, which is emitted to the pair of dopant regions, and the second interlayer dielectric is formed with optical film thickness for increasing the reflectance of the light in the specified wavelength region, which is emitted to the gate electrode.例文帳に追加

第１の層間絶縁膜は、一対の不純物領域に照射される特定波長領域の光の反射率を減少させる光学膜厚で成膜され、第２の層間絶縁膜は、ゲート電極に照射される、特定波長領域の光の反射率を増大させる光学膜厚で成膜されている。 - 特許庁

At the position where the seal material 5 is contact with a transfer electrode 7 provided in a peripheral region of the array substrate 1, a coating film (a protective film 6 or a gate insulating film 13 and interlayer dielectrics 16 and 17) formed covering a display region of the array substrate 1 is expanded to come into contact with the seal material 5.例文帳に追加

シール材５がアレイ基板１の周辺領域に設けられたトランスファ電極７と接する位置において、アレイ基板１の表示領域を覆って形成された被覆膜（保護膜６、あるいはゲート絶縁膜１３及び層間絶縁膜１６，１７）がシール材５と接するように拡張されている。 - 特許庁

Next, a silicon nitride film 54 is formed covering the part other than the active region 2 to form MOS transistors 10A and 10B, a re-oxidation film 5 is formed in the active region 2 through the working of an oxidation agent from the upper part of a surface oxidation film 4, and a gate insulating film 6 is formed of the surface oxidation film 4 and the re-oxidation film 5.例文帳に追加

次に、ＭＯＳトランジスタ１０Ａと１０Ｂを形成する活性領域２以外を被覆する窒化シリコン膜５４を形成し、表面酸化膜４の上部から酸化剤を作用させて活性領域２に再酸化膜５を形成し、表面酸化膜４と再酸化膜５とからなるゲート絶縁膜６を形成する。 - 特許庁