「gate region」に関連した英語例文の一覧と使い方(79ページ目) - Weblio英語例文検索

A semiconductor device 50 is provided with polysilicon regions 17 and 18 which are so selectively buried and formed as not to contact with a gate insulating film 6 or an element separating insulating film 11, at portions where a drain region 8 and a source region 9 within a major surface of a SOI layer and which has a function as gettering.例文帳に追加

半導体装置５０は、ドレイン領域８及びソース領域９が形成されている部分のＳＯＩ層４の主面内において、ゲート絶縁膜６及び素子分離絶縁膜１１に接触しないように選択的に埋め込み形成され、ゲッタリングサイトとしての機能を有するポリシリコン領域１７，１８を備えている。 - 特許庁

The method for forming the charge storage layer in the semiconductor nonvolatile memory in the logic process, comprises a step for forming a select gate on an active region on a substrate; a step for forming long polysilicon gates partly overlapping on the active region on the substrate; and a step for filling the charge storage layer between the long polysilicon gates.例文帳に追加

論理工程において不揮発性メモリ・セルにおける電荷貯蔵層を形成する方法は、基板のアクティブ領域の上にセレクト・ゲートを形成するステップ、その基板のアクティブ領域に部分的に重なる長いポリシリコン・ゲートを形成するステップ、及びその長いポリシリコン・ゲートの間に電荷貯蔵層を充填するステップを含む。 - 特許庁

The semiconductor device includes a first transistor which includes a first channel formation region including a first semiconductor material, and a first gate electrode; and a second transistor which includes one of a second source electrode and a second drain electrode combined with the first gate electrode, and a second channel forming region, including a second semiconductor material and electrically connected to the second source electrode and the second drain electrode.例文帳に追加

第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 - 特許庁

Ion implantation is carried out surrounding gate electrodes 305 to 307 of transistors formed in a pixel 2 to form n^+ regions 426 and 427 functioning as a source region and a drain region, thereafter a first insulating film 35 and a second insulating film 36 functioning as a block film are formed, and a sidewall of a gate electrode having the first insulating film 35 and the second insulating film 36 partly is formed by etch-back.例文帳に追加

画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 - 特許庁

The method comprises processes for: forming a first metallic film 12 for an ohmic contact on a gate electrode 8 wherein a layer insulating film 10 is selectively removed and on an ohmic contact formation region; and leaving a first metallic film 12 only in the ohmic contact formation region by selectively removing the first metallic film 12 formed on the gate electrode 8 in the first metallic film 12 formed in the process.例文帳に追加

層間絶縁膜１０を選択的に除去した、ゲート電極８上、ならびにオーミック・コンタクト形成領域上に、オーミック・コンタクト用の第１の金属膜１２を形成する工程と、この工程で形成された第１の金属膜１２の内、ゲート電極８上に形成された第１の金属膜１２を選択的に除去し、オーミック・コンタクト形成領域にのみ第１の金属膜１２を残す工程とを備えて構成される。 - 特許庁

A high potential gate driving circuit part and a level shift circuit part are provided on the same other conductivity type semiconductor substrate 1, at least one lateral MOSFET is formed in the gate driving circuit part, and an embedded insulating film 3 for parasitic element suppression is provided selectively in a parallel direction on the main surface of the semiconductor substrate at the lower part of the source region 5 and drain region 7 of the lateral MOSFET.例文帳に追加

高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板１上に備え、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域５およびドレイン領域７の下方に、寄生素子抑制用の埋め込み絶縁膜３を有する高耐圧ＩＣとする。 - 特許庁

The semiconductor device includes a substrate, a channel region formed on the substrate and having a graphene where a band gap is generated, source/drain regions formed on both sides of the channel region and each having a graphene where a band gap smaller than that of the graphene of the channel region is generated, and first and second gate electrodes formed on parts in contact with channels of the source/drain regions, respectively.例文帳に追加

本発明の半導体装置は、基板と、基板上に形成され、バンドギャップが生成されたグラフェンを有するチャネル領域と、チャネル領域の両側に形成され、チャネル領域のグラフェンに比して小さいバンドギャップが生成されたグラフェンを有するソース／ドレイン領域と、ソース／ドレイン領域のチャネルに接する部分の上に、夫々形成された第１および第２のゲート電極と、を備えることを特徴とする。 - 特許庁

The separation between the region 46 and the region 48 are conducted by the part under the gate electrode 45 of an n-well 43 and the region 47.例文帳に追加

ゲート電極４５と、ｎ^＋型のソース領域４６及びドレイン領域４８と、ソース近傍ｐ型領域４７とからなる増幅用ＭＯＳＦＥＴは、ソース近傍ｐ型領域４７がゲート電極４５の下方の基板位置においてドレイン領域４８と接触しておらず、また、ソース領域４６とドレイン領域４８との分離は、ｎウェル４３のゲート電極４５の下方の部分と、ソース近傍ｐ型領域４７とにより行われている。 - 特許庁

In a semiconductor substrate after STI formation as element isolation, a channel dope step is performed on the memory cell of a memory region before gate oxidation, and wet etching is performed for adjusting an STI step using a hydrofluoric acid containing solution in a state with a resist after a predetermined impurity is completely injected, so that a difference between the STI protruding amounts of the memory region and the logic region becomes approximately equal.例文帳に追加

素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 - 特許庁

In a power amplifier including a pair of MOSFETs 50 each having an active region 14 and a gate electrode 11 having the same profile, the gate electrodes 11 of the paired MOSFETs 10a, 10b are each composed of first portions 11a extending in one direction and second portions 11b extending in another direction crossing the one direction.例文帳に追加

同一形状のアクティブ領域１４とゲート電極１１を有する一対のＭＯＳＦＥＴ５０を含むパワーアンプにおいて、対をなすＭＯＳＦＥＴ１０ａ、１０ｂのそれぞれのゲート電極１１は、一方向に延在する第１部分１１ａと、一方向と交差する他方向に延在する第２部分１１ｂとから構成されるものとする。 - 特許庁

P-type well regions 2 are formed in the surface layer of an N-type semiconductor substrate 1, N-type emitter region 3 are formed in the surface layer of each of the regions 2 by an As ion implantation and polysilicon gate electrodes 5 are formed on the surfaces, which are held between the substrate 1 and the regions 3, of the regions 2 via a gate insulating film 4.例文帳に追加

ｎ形の半導体基板１の表面層にｐウエル領域２を形成し、ｐウエル領域２の表面層にＡｓのイオン注入でｎエミッタ領域３を形成し、半導体基板１とｎエミッタ領域３に挟まれたｐウエル領域２の表面にゲート絶縁膜４を介して、ポリシリコンのゲート電極５を形成する。 - 特許庁

To provide a semiconductor device where the freedom in the structure of a gate electrode or a channel part increases by making the gate electrode which specifies the channel region of a MISFIT into a new structure which enables in its turn the reduction of the surface area of the board occupied by single MISFIT, or the increase of the drain current of the MISFIT, and the control of a multivalent digital signal with a single MISFIT.例文帳に追加

MISFETのチャネル領域を規定するゲート電極を新規な構造とすることで、ゲート電極またはチャネル部の構造の自由度が飛躍的に増大し、ひいては単一のMISFETが占有する基板表面面積の縮小、あるいはMISFETのドレイン電流の増加や、単一のMISFETでの多値のデジタル信号の制御が可能になる半導体装置を提供する。 - 特許庁

After the gate length and the offset side wall length are actually measured, on the basis of the shift amounts of the actual measurement values of the gate length and the offset side wall length from the design values thereof and the predetermined correlation, the dosage of the source/drain extension region is adjusted so that the shift amounts of the transistor characteristics from the design values are within a predetermined range.例文帳に追加

ゲート長及びオフセットサイドウォール長を実測した後、ゲート長及びオフセットサイドウォール長のそれぞれの実測値の設計値からのズレ量、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。 - 特許庁

On a first active region 10a of a semiconductor substrate 10, a first transistor of a first conductivity type is formed which includes a first gate insulating layer 13a containing the high dielectric material and a first metal, a lower conductive film 15a, and a first gate electrode 30a which has a first conductive film 18a and a first silicon film 19a.例文帳に追加

半導体基板１０の第１の活性領域１０ａ上には、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜１３ａと、下層導電膜１５ａと第１の導電膜１８ａと第１のシリコン膜１９ａとを有する第１のゲート電極３０ａとを備えた第１導電型の第１のトランジスタが形成されている。 - 特許庁

On the first active region 10a of a semiconductor substrate 10, a first transistor of the first conductive type is formed including: a first gate insulation film 13a containing a high-dielectric material and a first metal; and a first gate electrode 30a having a lower layer conductive film 15a, a first conductive film 18a and a first silicone film 19a.例文帳に追加

半導体基板１０の第１の活性領域１０ａ上には、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜１３ａと、下層導電膜１５ａと第１の導電膜１８ａと第１のシリコン膜１９ａとを有する第１のゲート電極３０ａとを備えた第１導電型の第１のトランジスタが形成されている。 - 特許庁

The solid-state image pick-up device comprises a photoelectric conversion unit PD, and a plurality of disposed unit pixels 35 each having a transfer transistor 32 for reading out a signal charge accumulated in the photoelectric conversion unit PD, wherein a gate electrode 45 on the active region of the transfer transistor 32 is formed to have two kinds or more of gate lengths g1, g2.例文帳に追加

光電変換部ＰＤとこの光電変換部ＰＤに蓄積された信号電荷を読み出す転送トランジスタ３２を有する単位画素３５が複数配列されてなる固体撮像装置であって、転送トランジスタ３２の活性領域上のゲート電極４５が、２種類以上のゲート長ｇ１，ｇ２を有するように形成されている。 - 特許庁

The thin-film transistor 100 includes, as indicated in Fig.1, a substrate 11, a gate electrode 112, a gate insulating film 113, a semiconductor layer (channel region) 114, an etching stopper film 115, heavily doped amorphous silicon layers 116 and 117, a drain electrode 118, a source electrode 119, and lightly doped semiconductor layers 120 and 121.例文帳に追加

薄膜トランジスタ１００は、図１に示すように、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャンネル領域）１１４と、エッチングストッパ膜１１５と、高濃度不純物含有アモルファスシリコン層１１６，１１７と、ドレイン電極１１８と、ソース電極１１９と、低濃度不純物含有半導体層１２０，１２１を備える。 - 特許庁

In the semiconductor nonvolatile memory device comprising a memory insulation film for accumulating charges, gate electrodes formed on the memory insulation film, and source/drain regions formed on both sides of each gate electrode in a semiconductor substrate, resistors are formed so as to connect to each source region.例文帳に追加

電荷を蓄積するメモリ絶縁膜と、該メモリ絶縁膜上に設けるゲート電極と、該ゲート電極の両側の半導体基板に設けるソース領域およびドレイン領域を有する半導体不揮発性記憶装置であって、前記ソース領域と接続する抵抗を設けることを特徴とする半導体不揮発性記憶装置の構造を提供する。 - 特許庁

A second MOSFET comprises a second n-type gate electrode 15A formed on a second gate insulating film 14 of a relatively thick film while a first lightly-doped layer 19 and second lightly-doped layer 22, which are different in impurity concentration from each other, are provided on the channel region side of a second heavily-doped layer 25.例文帳に追加

第２のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第２のゲート絶縁膜１４の上に形成された第２のｎ型ゲート電極１５Ａを有すると共に、第２の高濃度不純物層２５のチャネル領域側に、不純物濃度が異なる第１の低濃度不純物層１９及び第２の低濃度不純物層２２を有している。 - 特許庁

Then, a crystallization suppressed region CCR is formed on the main plane of the semiconductor substrate 1, by forming a first side wall 12 and a second sidewall 13 on the side surface of the gate electrode 7G, and carrying out ion implantation of nitrogen, and the like, to the semiconductor substrate 1 with the second sidewall and the gate electrode 7G used as a mask.例文帳に追加

続いて、ゲート電極７Ｇの側面に第１サイドウォール１２および第２サイドウォール１３を形成した後、第１サイドウォール１２、第２サイドウォールおよびゲート電極７Ｇをマスクとして半導体基板１に窒素等をイオン打ち込みすることにより、半導体基板１の主面に結晶化抑制領域ＣＣＲを形成する。 - 特許庁

The non-volatile semiconductor device includes a unit cell, comprising a plurality of transistors the source and drain regions of which are shared, wherein each of the plurality of transistors includes at least one control gate and at least one charge accumulation region, and each control gate is connected to at least one control voltage for shifting the threshold voltage of each transistor.例文帳に追加

不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。 - 特許庁

Then, first dry etching is made to the metal film 24 using a first resist mask 30, further second dry etching is made to the metal film 24 using a second resist mask 31, and dry etching is made twice at the overlapped machining region [C] between a scanning line 12 and an auxiliary capacity line 18, and between a gate electrode 26 and a gate electrode 27.例文帳に追加

次いで第１のレジストマスク３０を用いて金属膜２４に１回目のドライエッチングを行い、更に第２のレジストマスク３１を用いて金属膜２４に２回目のドライエッチングを行い、走査線１２と補助容量線１８間、及びゲート電極２６とゲート電極２７間の重複加工領域［Ｃ］にてドライエッチングを２回実施する。 - 特許庁

To provide a highly reliable non-volatile semiconductor memory device capable of improving the inversion pressure resistance of a field transistor and the pressure resistance of an insulating film between a floating gate and a control gate, by protecting an element isolation region or producing method for non-volatile semiconductor memory device capable of improving throughput by protecting element isolation without using a lithography process.例文帳に追加

素子分離領域を保護することにより、フィールドトランジスタの反転耐圧及び浮遊ゲート・制御ゲート間絶縁膜の耐圧を向上出来る、高信頼性の不揮発性半導体記憶装置、またはリソグラフィ工程を用いずに素子分離を保護することで、スループットを向上できる不揮発性半導体記憶装置の製造方法を提供すること。 - 特許庁

Fabrication process is simplified by forming a Co silicide layer 20 simultaneously on the surface of the gate electrode 7B, source, and drain (n^+-type semiconductor region 16) of an MISFET constituting a logic LSI, and on the surface of a polysilicon film 7 becoming the gate electrode of an MISFET for selecting the memory cell of a DRAM in a subsequent process.例文帳に追加

ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 - 特許庁

The method for manufacturing the semiconductor element comprises sequentially the steps of forming a gate electrode having a metal silicide layer on a semiconductor wafer, decreasing crystal grain region on the surface of the metal silicide layer exposing at least its part, forming a spacer consisting of an oxide film on the side wall of the gate electrode.例文帳に追加

半導体基板上に金属シリサイド層を有するゲート電極を形成する工程と、少なくとも一部が露出する前記金属シリサイド層表面の結晶粒界を減少させる工程と、前記ゲート電極の側壁に酸化膜からなるスペーサを形成する工程と、を順次含むことを特徴とする半導体素子の製造方法である。 - 特許庁

To provide a semiconductor device capable of obtaining the semiconductor device for which various characteristics are highly accurately controlled by performing the run-in diffusion of a gate region while actually measuring a threshold voltage (Vth) defined by characteristics of a drain current (Ids) to an application voltage (Vds) between a source and a drain under a gate bias.例文帳に追加

ゲートバイアス下でソースとドレイン間の印加電圧(Ｖｄｓ)に対するドレイン電流(Ｉｄｓ)の特性で定義されるしきい値電圧（Ｖｔｈ）を実際に測定しながらゲート領域の追い込み拡散を行うことが可能で、これにより高精度に諸特性が制御された半導体装置を得ることが可能な半導体装置を提供する。 - 特許庁

An LCD driver IC 14 (semiconductor device) comprises: a transistor element 31; an STI separation layer 32 for separating the transistor element 31 electrically; gate wiring 34 formed over the STI separation layer 32 and the diffusion region 43; and an insulation film 41 formed between the gate wiring 34 and the STI separation layer 32.例文帳に追加

ＬＣＤドライバＩＣ１４（半導体装置）は、トランジスタ素子３１と、トランジスタ素子３１を電気的に分離するためのＳＴＩ分離層３２と、ＳＴＩ分離層３２及び拡散領域４３上に跨って形成されたゲート配線３４と、ゲート配線３４とＳＴＩ分離層３２との間に形成された絶縁膜４１とを有する。 - 特許庁

Or, in a die 4 used in the mold, a cavity 4b is partially projected into a gate region 1b provided with a gate 4a for injecting resin into the cavity, and after the resin injection, by sticking the injector pin 6 out from the die to this projected portion, and the sealed bodies integrated with the projected portion is peeled from the die.例文帳に追加

或いは、前記モールドに用いる金型４は、キャビティに樹脂を注入するゲート４ａの設けられているゲート領域１ｂに、キャビティ４ｂを部分的に張り出させ、樹脂注入後に、この張り出した部分に金型からイジェクタピン６を突き出して、張り出した部分と一体となっている前記封止体を金型から剥離させる。 - 特許庁

For example, accumulation electrodes 17a, 17b, 17c, etc. and barrier electrodes 21a, 21b, etc. are formed in the same layer on an n-type region 13 formed on the surface of a p-type Si substrate 11 with a gate oxide film 15 in between.例文帳に追加

たとえば、ｐ型Ｓｉ基板１１の表面部に形成されたｎ型領域１３上に、ゲート酸化膜１５を介して、蓄積電極１７ａ，１７ｂ，１７ｃ，〜とバリア電極２１ａ，２１ｂ，〜とを、同一層により形成する。 - 特許庁

When the FETs are not controlled ON by the gate electrodes 32, a depletion layer is generated in the drift region 22 for the achievement of higher voltage resistance, thanks to the functioning of the insulating film 34a and the conductor layers 35, 36, and 37.例文帳に追加

ゲ−ト電極３２によってＦＥＴがオン制御されていない時に、空乏層用絶縁膜３４ａと導体層３５、３６、３７の働きによってドリフト領域２２に空乏層を発生させ、高耐圧加を図る。 - 特許庁

To provide a semiconductor device in which a contact hole can be opened in a self-alignment manner and the problem of an electric leakage between an active region and a well can be solved in a CMOS (complementary metal oxide semiconductor) transistor device with a dual gate electrode.例文帳に追加

デュアルゲート電極を備えるＣＭＯＳトランジスタ装置において、自己整合的にコンタクトホールの開口を可能とし、活性領域とウェルとの間の電気的リークの問題を解消できるような、半導体装置を提供する。 - 特許庁

To compensate for reduction of effective gate width generated by formation of an element region of a flash memory in a transistor forming an SRAM, in a semiconductor integrated circuit device in which the SRAM is included and moreover a flash memory is also mounted.例文帳に追加

ＳＲＡＭを含み、さらにフラッシュメモリを混載される半導体集積回路装置において、ＳＲＡＭを構成するトランジスタにフラッシュメモリの素子領域形成に伴って生じる実効的なゲート幅の減少を補償する。 - 特許庁

An LDD region for a current control TFT 4804 is so formed as to be partially or wholly superposed on a gate electrode and has a structure of giving a priority to the securement of the on current value and the prevention of hot carrier injection.例文帳に追加

電流制御用ＴＦＴ４８０４のＬＤＤ領域は、その一部又は全部がゲート電極に重なるように形成されており、オン電流値の確保と、ホットキャリア注入の防止に重点を置いた構造となっている。 - 特許庁

Until the filled resin hits against the side wall 1b of the upper die 6 at a side opposite to the gate port 8 for returning, the resin is filled around a bonding wire 5 and on the upper surface of a sealing section, and no voids are generated in a product region.例文帳に追加

充填した樹脂はゲート口８と反対側の上金型６の側壁１ｂに当たり戻ってくる迄に、ボンディングワイヤー５の周辺及び封止部の上面を樹脂が満たされ、製品領域内にはボイドは発生しない。 - 特許庁

Each of photosensible cells is formed with, inside one active region 100 surrounded with a device separation area, a photo-diode 101, a transfer gate 102, a floating spreading layer unit 103, an amplifying transistor 104 and a reset transistor 105.例文帳に追加

各感光セルでは、フォトダイオード１０１と、転送ゲート１０２と、フローティング拡散層部１０３と、増幅トランジスタ１０４と、リセットトランジスタ１０５とが、素子分離領域に囲まれた一つの活性領域１００内に形成される。 - 特許庁

The outline of a resist pattern comprising a resist film 3 is retreated in a place where a certain interval or below is left between a part situated on an active region 2 within a position where gate wiring 1 is situated and a position where the resist pattern is situated.例文帳に追加

ゲート配線１の配置予定位置のうち活性領域２上に位置する部分とレジスト膜３からなるレジストパターンの配置予定位置とが一定距離以上接近している箇所においては、レジストパターンの輪郭を後退させる。 - 特許庁

In addition, a second transistor which operates in a linear region is arranged in series to the first transistor, and a video signal for transmitting a light emission or non-emission signal of a pixel is inputted to the gate of the second transistor via a switching transistor.例文帳に追加

また、第１のトランジスタと直列に、線形領域で動作する第２のトランジスタを配し、スイッチング用トランジスタを介して画素の発光、非発光の信号を伝えるビデオ信号は第２のトランジスタのゲートに入力する。 - 特許庁

One segment of a source electrode (21A) surrounds the top portion of the elongate source region of the field effect transistor and is further connected to a second segment (21B) of the source electrode and completely surrounds the gate electrode (25).例文帳に追加

ソース電極の１セグメント(２１Ａ)が、電界効果トランジスタの細長い形状のソース領域の先端領域の周りを包み、かつソース電極の第２セグメント（２１Ｂ）に接続して、前記ゲート電極（２５)を完全に囲んでいる。 - 特許庁

The height of the upper surface of an element separation insulating film 24 between an adjacent data transfer line contacts is higher than that of the main surface of a semiconductor substrate 23 in an element region between the first selection gate transistor and data transfer line contact.例文帳に追加

隣接するデータ転送線コンタクトの間の素子分離絶縁膜24の上面の高さは、第１の選択ゲートトランジスタとデータ転送線コンタクトとの間の素子領域における半導体基板23の主表面の高さより高い。 - 特許庁

On the other hand, in the peripheral circuit region (recess part), an MOC transistor is element-separated by a locus 6, and lead-out wiring 41, 42 are installed on the inter-layer insulating layer 21 for a gate electrode 17, a source and a drain 18.例文帳に追加

一方、周辺回路領域（凹部）においては、ＭＯＳトランジスタがロコス６で素子分離され、ゲート電極１７及びソース及びドレイン１８に対して、層間絶縁層２１上に引き出し配線４１，４０が設けられている。 - 特許庁

Then, the auto-correlating value of the surface image of polysilicon film in an S/D region as well as that on a gate electrode are acquired, and both numerical results is utilized to decide the quality of the polysilicon film.例文帳に追加

そして、Ｓ／Ｄ領域上のポリシリコン膜の表面画像の自己相関値と、ゲート電極上のポリシリコン膜の表面画像の自己相関値を求め、この数値化した両者の結果を利用して、ポリシリコン膜の良否を判断する。 - 特許庁

In addition, the semiconductor device 100 includes a contact 134, which is coupled to the N-type impurity-diffused region 116a in the both sides of the first gate 210 and is buried in the second concave portion having a diameter that is large than the first concave portion.例文帳に追加

また、半導体装置１００は、第１のゲート２１０の両側方のＮ型不純物拡散領域１１６ａに接続され、第１の凹部よりも径が大きい第２の凹部内に埋め込まれたコンタクト１３４を含む。 - 特許庁

Transfer gates 51 and 52 of horizontal CCD and an output gate 41 are formed on the surface of the charge transfer path 13, and reset electrodes 31 and 32 are formed between the surfaces of the buried region 16 via an insulating film 20.例文帳に追加

また、電荷転送路１３の表面には水平ＣＣＤの転送ゲート５１、５２と出力ゲート４１が、埋め込み領域１６の表面間にはリセット電極３１と３２が、絶縁膜２０を介して形成されている。 - 特許庁

In this manner, making a point where the surfaces of the epitaxially grown films contact each other an n^+-type drain region 5 eliminates the need for arranging the gate electrode 8 so as to avoid the point to thereby prevent the standardized ON resistance from increasing.例文帳に追加

このように、エピタキシャル成長による膜の表面同士が接する箇所をｎ^+型ドレイン領域５とすることで、その箇所を避けるようにゲート電極８を配置する必要が無くなり、規格化オン抵抗を増加させないですむ。 - 特許庁

In a PMOS transistor, first silicon layers 21 under bird's beaks in a LOCOS oxide film 7 which are located in a prescribed range from a gate electrode 17 are formed in the same conduction types as a channel region.例文帳に追加

ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってゲート電極１７から所定範囲内に位置する第１バーズビーク下シリコン層２１はチャネル領域と同じ導電型で形成されている。 - 特許庁