「gate region」に関連した英語例文の一覧と使い方(80ページ目) - Weblio英語例文検索

The gate groove 4 has a shape of its opening end 4a defined by the element isolation region 3 in a channel-width direction, and is formed so as to be in contact with the pair of diffusion regions 5 respectively in a channel length direction E.例文帳に追加

ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。 - 特許庁

As viewed to a normal line direction of a face of the transparent insulating substrate, the source electrode 10 is formed with a slit 18 extending from the opposite side of the source electrode 10 opposite to the drain electrode 8 to a region which is not overlapped on the gate electrode 2'.例文帳に追加

ソース電極１０には、透明絶縁基板面の法線方向に見て、ドレイン電極８に対向するソース電極１０の対向辺からゲート電極２’に重ならない領域まで延びるスリット１８が形成されている。 - 特許庁

The memory cell transistor includes a first insulating film 102a on the semiconductor substrate, a charge storage layer 104, a second insulating film 106a made of aluminum oxide, a first control gate electrode 108a, and a first source/drain region.例文帳に追加

メモリセルトランジスタは、半導体基板上の第１の絶縁膜１０２ａと、電荷蓄積層１０４と、アルミニウム酸化物である第２の絶縁膜１０６ａと、第１の制御ゲート電極１０８ａと、第１のソース／ドレイン領域を有する。 - 特許庁

By selectively depositing in the region of a gate electrode that is respectively provided in a set of a semiconductor, an insulator and a conductor and a set of source/drain electrodes and formed in the post-process, an array of a thin film transistor is formed.例文帳に追加

そして、半導体、絶縁体及び導電体、ソース及びドレイン電極の組にそれぞれ設けられ後の工程で形成されるゲート電極の領域に選択的に蒸着することによって、薄膜トランジスタのアレイを形成する。 - 特許庁

As a method for forming an impurity region in a semiconductor layer 303, the semiconductor layer 303 is doped in self-alignment manner with a second conductive film 306 out of a gate electrode formed in two layers as a mask.例文帳に追加

半導体層３０３に不純物領域を形成する方法として、２層に形成されたゲート電極のうち第２の導電膜３０６をマスクとして自己整合的に半導体層３０３に不純物元素をドーピングする。 - 特許庁

An HfSiON gate insulating film 5 is formed through an interface layer 4 on a p-type Si substrate, and for example, SF_6 gas is sprayed to the surface to introduce F for introducing a halogen element so that a halogen element region 7 can be formed.例文帳に追加

ｐ型Ｓｉ基板上に界面層４を介してＨｆＳｉＯＮゲート絶縁膜５を形成し、その表面に例えばＳＦ_6ガスを吹き付けてＦを導入する等してハロゲン元素を導入し、ハロゲン元素領域７を形成する。 - 特許庁

A gate electrode 19 which is electrically insulated from the embedded electrode 17 is formed in the region from the source layer 14 to the drift layer 12 by way of the well layer 13, in the trench 15, through a second insulating film 18.例文帳に追加

、また、トレンチ溝１５内のソース層１４からウエル層１３を通りドリフト層１２に至る領域に、第２の絶縁膜１８を介して埋め込み電極１７と電気的に絶縁されてゲート電極１９が形成されている。 - 特許庁

For forming openings in the comparatively thick insulation film on the drain-source forming region of the high withstand voltage transistor, etching is performed without reducing the width of the sidewall formed on the side of the gate of the lower withstand voltage transistor.例文帳に追加

高耐圧トランジスタのドレイン・ソース形成領域上の比較的厚い絶縁膜に開口部が設けられる際には、低耐圧トランジスタのゲートの側方に形成されたサイドウォールの幅が小さくならないようにエッチングが実行される。 - 特許庁

To provide a method for manufacturing a semiconductor device having a gate electrode arranged separately to the sidewall of a trench, capable of widening an allowance in a photolithography step of a photoresist for forming an n-source region.例文帳に追加

トレンチの側壁に分離されて配置されるゲート電極を有する半導体装置において、ｎソース領域形成用のフォトレジストのフォトリソグラフィ工程での余裕度を広げることができる半導体装置の製造方法を提供する。 - 特許庁

In several aspects, this method further comprises: a step of depositing a place holder material on the surface channel; and a step of etching the place holder material such that a gate region is formed on the surface channel.例文帳に追加

いくつかの局面において、この方法は、表面チャネルの上にプレースホルダー材料を堆積する工程と、表面チャネルの上にゲート領域を形成するようにプレースホルダー材料をエッチングする工程とをさらに包含する。 - 特許庁

In a transfer transistor, its transfer electrode 120 is formed on the surface of the p-type well region 112 with a gate insulating film 119 interposed therebetween while overlapping with a part of the surface layer 116 in the photodiode 101.例文帳に追加

転送トランジスタは、その転送ゲート電極１２０が、フォトダイオード１０１における表面層１１６の一部と重なりを以って、ｐ型ウェル領域１１２の表面上にゲート絶縁膜１１９を介した状態で形成されている。 - 特許庁

The gate electrode 103 is smaller than the element region by dimension, and an upper part 104a in depth direction of the trench 104 is formed wider than the trench lower part 104b, for good embedding shape of an insulator 105 thereafter.例文帳に追加

ゲート電極１０３は素子領域よりも寸法が小さくなり、トレンチ１０４の深さ方向の上部１０４ａをトレンチ下部１０４ｂより広く形成することができ、その後の絶縁物１０５の埋め込み形状は良好となる。 - 特許庁

Energy level on the bottom of conduction band of the floating gate is set lower than the energy level on the bottom of conduction band in the channel forming region of the semiconductor layer in order to enhance carrier injection properties, thus enhancing the charge retention characteristics.例文帳に追加

半導体層のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯の底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 - 特許庁

Energy level on the bottom of conduction band of the floating gate is set lower than the energy level on the bottom of conduction band in the channel forming region of the semiconductor layer in order to enhance carrier injection properties, thus enhancing the charge retention characteristics.例文帳に追加

また、半導体層のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 - 特許庁

Ion 116 are implanted dense with the gate 106 and sidewalls 112 and 114 as the mask, and a dense doped region 118 as a source/drain is formed in the substrate 100 at both sides of the second sidewall 114.例文帳に追加

次にゲート１０６と第１及び第２のサイドウォール１１２，１１４をマスクとして濃イオン注入１１６を施し、第２のサイドウォール１１４両側の基板１００内にソース／ドレインとする濃ドーピング領域１１８を形成する。 - 特許庁

Meanwhile, on the surface of the charge transmission path 13, a horizontal CCD transfer gates 51, 52 and an output gate 41 are formed, and resetting electrodes 31 and 32 are formed between the surfaces of the embedded region 16 through an insulating film 20.例文帳に追加

また、電荷転送路１３の表面には水平ＣＣＤの転送ゲート５１、５２と出力ゲート４１が、埋め込み領域１６の表面間にはリセット電極３１と３２が、絶縁膜２０を介して形成されている。 - 特許庁

The stack layer includes an insulating layer disposed on the channel region, a charge storage layer disposed on the insulating layer, a multi-layer tunneling dielectric structure on the charge storage layer, and a gate disposed on the multi-layer tunneling dielectric structure.例文帳に追加

スタック層は、チャネル領域上に配置した絶縁層、絶縁層上に配置した電荷蓄積層、電荷蓄積層上の多層トンネリング誘電体構造、および多層トンネリング誘電体構造上に配置したゲートを有する。 - 特許庁

Herein, an introduction amount of arsenic (As) as the n-type impurity into the n-type extension region 113 is set within a certain range of a predetermined value or lower defined on the basis of the thickness of the high dielectric constant gate insulating film 110.例文帳に追加

ここで、Ｎ型イクステンション領域１１３に対するＮ型不純物としての砒素（Ａｓ）の導入量を、高誘電率ゲート絶縁膜１１０の膜厚に基づいて定められる所定値以下である範囲に設定する。 - 特許庁

Since the SOI layer 37 is processed from the backside to make the channel region thin, there is realized a transistor with stable characteristics, where the front face is flat, processing of the gate electrode is easy, and there is no damage on the front face of the channel.例文帳に追加

また、ＳＯＩ層３７の裏側から加工を施してチャネル領域を薄くするため表面は平坦であり、ゲート電極の加工が容易であり、チャネル表面にダメージがない安定した特性のトランジスタを実現する。 - 特許庁

Since parts of the second portions 24A21 and 24A22 of the H-shaped gate 25A1 are formed on the field region 30A having a fixed length in the channel lengthwise direction, a channel width W1 is specified by the length of the first portion 24A11.例文帳に追加

Ｈ型ゲート２５Ａ１の２つの第２部分２４Ａ２１，２４Ａ２２の各々の一部が、チャネル長方向で一定長さのフィールド領域３０Ａ上に形成されることで、第１部分２４Ａ１１の長さでチャネル幅Ｗ１が規定される。 - 特許庁

A long active region, extending over a plurality of p-channel type field effect transistors is separated by gate electrodes and sufficiently thin STI is arranged between gates so that compressive stress is generated at channel parts of the p-channel type field effect transistors.例文帳に追加

pチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように，複数のトランジスタにまたがる長いアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に十分に細いSTIを配置する。 - 特許庁

At the upper portion of the p-type pixel separation region 306, a connection electrode 308 to which a positive charge is applied at driving and a connection electrode 309 to which no positive charges are applied at driving are formed via a gate insulation film 307.例文帳に追加

Ｐ型画素分離領域３０６の上方には、駆動時に正電荷が印加される接続電極３０８と、駆動時に正電荷が印加されない接続電極３０９がゲート絶縁膜３０７を介して形成される。 - 特許庁

A memory cell gate electrode interconnection is disposed in a bit line intersection region (TWSA), and gates for an access transistor of a memory cell are interconnected to each other, to form an intersection structure of a bit line, by using metal interconnections (MTFB, MTSB) of the upper layer.例文帳に追加

ビット線交差領域（ＴＷＳＡ）にメモリセルゲート電極配線を配置して、メモリセルのアクセストランジスタのゲートを相互接続し、ビット線の交差構造を、その上層のメタル配線（ＭＴＦＢ，ＭＴＳＢ）を用いて形成する。 - 特許庁

The high fusion temperature metallic silicide layer 140, which covers cover the P+ diffusion region 124 between gate electrodes 120A and 120B, is eliminated at two portions separating in the channel widthwise direction D and diffusion resistance regions 150A and 150B are formed.例文帳に追加

ゲート電極１２０Ａ，１２０Ｂ間のＰ^+拡散領域１２４を覆う高融点金属シリサイド層１４０はチャネル幅方向Ｄにて離れた２箇所にて除去され、拡散抵抗領域１５０Ａ，１５０Ｂが形成される。 - 特許庁

Alternatively, the height of the upper surface of the element separation insulating film 24 between the adjacent source line contacts is higher than that of the main surface of the semiconductor substrate 23 in an element region between the second selection gate transistor and source line contact.例文帳に追加

或いは隣接するソース線コンタクトの間の素子分離絶縁膜24の上面の高さは、第２の選択ゲートトランジスタとソース線コンタクトとの間の素子領域における半導体基板23の主表面の高さより高い。 - 特許庁

A field oxide film 23 is formed on an N-type silicon substrate 21 by a selective oxidation method and thereafter, gate oxide films 24 are respectively formed by lamination on a transistor formation region on the above substrate 21 excluding said oxide film 23 by a thermal oxidation.例文帳に追加

Ｎ型のシリコン基板（２１）上に、選択酸化法によりフィールド酸化膜（２３）を形成した後、該酸化膜（２３）を除く前記基板（２１）のトランジスタ形成領域上に熱酸化によりゲート酸化膜（２４）を夫々積層形成する。 - 特許庁

To avoid the variation of the threshold voltage or the mobility of a transistor due to the variation of a gate insulation film, resulting from the change of its manufacturing process or the discrepancy of a used substrate in addition to the variation factor of the crystallizing condition in the channel forming region.例文帳に追加

トランジスタは作製工程や使用する基板の相違によって生じるゲート絶縁膜のバラツキや、チャネル形成領域の結晶状態のバラツキの要因が重なって、しきい値電圧や移動度にバラツキが生じてしまう。 - 特許庁

When succeeding in authentication based on the ID of the tag, a gate controller unlocks the electric lock of the door 6, and switches the receivable region of the question signal to be transmitted from the tag reader, from the large area 106 to a small area 108.例文帳に追加

ゲートコントローラは、タグのＩＤに基づいて認証成功すれば、扉６の電気錠を解錠し、それと共に、タグリーダーから送信する質問信号の受信可能領域を、大エリア１０６から小エリア１０８へと切り替える。 - 特許庁

Further, a portion L3 where the drain electrode 8 and the side edge part 2B of the gate electrode 2 cross, when viewed from above, does not overlap a portion LD of the drain electrode 8 in contact with the channel formation region 13 in the channel length direction Y.例文帳に追加

さらに、平面視において、ドレイン電極８とゲート電極２の端辺部２Ｂとが交差する部分Ｌ３は、チャネル形成領域１３に接するドレイン電極８の部分ＬＤと、チャネル長方向Ｙにおいて重ならない。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of forming a halo region having an appropriate concentration profile on a transistor in which a cap film on a gate electrode is thick and a space ratio aspect between adjacent transistors is large.例文帳に追加

ゲート電極上のキャップ膜が厚く、隣接するトランジスタ間の空間のアスペクト比が大きいトランジスタに、適切な濃度プロファイルを有するハロー領域を形成することのできる半導体装置の製造方法を提供する。 - 特許庁

Energy level on the bottom of conduction band of the floating gate is set lower than the energy level on the bottom of conduction band in the channel forming region of the semiconductor substrate, in order to enhance carrier injection properties thus enhancing the charge retention characteristics.例文帳に追加

半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 - 特許庁

To provide a semiconductor device that has a recess structure with a gate electrode made of Ti, Pt and Au, and suppresses diffusion of Pt or Au on Ti into an AlGaAs layer on a surface of an element region.例文帳に追加

Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。 - 特許庁

N-type epitaxial layer 102 having appropriate resistance is deposited on an N-type substrate 101 which is doped to high concentration, and a p-type dose is implanted with a gate 205 masked to form p-type body 210 and P well region 103.例文帳に追加

高濃度ドープにされたＮ型基板１０１上に適切な抵抗率のＮ型エピタキシヤル層１０２を堆積しゲート２０５部をマスクしてＰ型ドーズを注入し、Ｐ型ボデー２１０及びＰ井戸領域１０３を形成する。 - 特許庁

In an interlayer insulating film 22, a contact plug 24b is formed so as to serve as the shared contact which connects to a silicide layer 20b on an n-type source/drain region 19b, and to the silicide layer 20d on the gate electrode wiring 14b.例文帳に追加

そして、層間絶縁膜２２には、Ｎ型ソース・ドレイン領域１９ｂ上のシリサイド層２０ｂ及びゲート電極配線１４ｂ上のシリサイド層２０ｄに接続するシェアードコンタクトとなるコンタクトプラグ２４ｂが形成されている。 - 特許庁

To provide a forming method of a transistor comprising a step of defining an active region by defining its nearby element isolating trench and a step of forming a gate electrode after the element isolating trench is defined.例文帳に追加

近傍の素子分離用トレンチを規定することによって能動領域を規定する工程と、上記素子分離用トレンチを規定した後にゲート電極を形成する工程とを含んでいる、トランジスタを形成するための方法を提供する。 - 特許庁

In manufacturing processes of the semiconductor device 1, a resist mask 33 having an aperture 32 and covering a region on which a gate electrode 11 for the high withstand voltage element in a high withstand voltage element area 7 is to be formed is formed on a polysilicon film 31.例文帳に追加

半導体装置１の製造工程において、ポリシリコン膜３１上に、開口３２を有し、高耐圧素子領域７における高耐圧素子用ゲート電極１１が形成される領域を覆うレジストマスク３３を形成する。 - 特許庁

To provide a semiconductor device which can be improved in charge mobility by effectively generating stress in a channel region by a stress film even when the distance between adjacent gate electrodes is short, and to provide a manufacturing method thereof.例文帳に追加

隣接するゲート電極間の距離が小さい場合であっても、応力膜によりチャネル領域に効果的に応力を発生させて電荷移動度を向上させることのできる半導体装置、およびその製造方法を提供する。 - 特許庁

To prevent variation in a gate electrode that becomes a mask of slanting ion implantation when forming a pocket for a semiconductor device having a pocket region formed at the end of an impurity diffusion layer that becomes a source and a drain.例文帳に追加

ソース／ドレインとなる不純物拡散層の端部に形成されるポケット領域を有する半導体装置に関し、ポケット形成の際に斜めイオン注入のマスクとなるゲート電極のバラツキを防止することを目的とする。 - 特許庁

Drain, source, and gate electrodes 3a, 4a, and 5 of an arbitrary semiconductor device formed on a semiconductor substrate 2 are formed, and an active region 2a wherein the carrier distribution is controlled is formed between these electrodes 3a, 4a, and 5.例文帳に追加

半導体基板２上に設けられた任意の半導体デバイスの、ドレイン、ソース、ゲートの各電極３ａ、４ａ、５と、各電極３ａ、４ａ、５間に形成されたキャリアの分布状態が制御されるアクティブ領域２ａとを設ける。 - 特許庁

With such constitution, the layout of the isolation region is properly designed by a designer without visually measuring the distances, even if the characteristics of the transistors change according to the distances from the gate electrodes of the transistors to the ends of the diffusion layers.例文帳に追加

従って、トランジスタのゲート電極から拡散層の端までの距離に応じてトランジスタ特性が変化する場合であっても、設計者が目視にて前記距離を測ることなく、分離領域を適切にレイアウト設計できる。 - 特許庁

Each TFT element 7 for constituting the level shifter 613 has a gate electrode 74 opposed to the channel region 711 of the polysilicon layer 71 provided separately from each other at each of a plurality of TFT elements 7 through an insulating layer 721.例文帳に追加

レベルシフタ６１３を構成する各ＴＦＴ素子７は、複数のＴＦＴ素子７ごとに相互に離間して設けられたポリシリコン層７１のチャネル領域７１１に絶縁層７２１を介して対向するゲート電極７４を有する。 - 特許庁

The semiconductor device has a structure in which it is not necessary to provide an opening of the resist in a narrow region between ohmic electrodes 10 by forming the gate electrode 12 before the ohmic electrodes 10 are formed and resist hardly pools.例文帳に追加

オーミック電極１０を形成する前にゲート電極１２を形成することで、オーミック電極１０間の狭い領域にレジストパターンの開口部を設ける必要がなくなり、レジスト溜まりが生じにくい構造となっている。 - 特許庁

A cobalt film and a titanium nitride film are formed on the semiconductor substrate to cover the gate electrode, and a CoSi layer is formed by reacting Co of the cobalt film with Si of the semiconductor region through a first anneal processing.例文帳に追加

半導体基板上にゲート電極を覆うようにコバルト膜および窒化チタン膜を形成し、第１のアニール処理を行ってコバルト膜のＣｏとゲート電極および半導体領域のＳｉとを反応させてＣｏＳｉ層を形成する。 - 特許庁

To provide a mask ROM which can perform accurate ion implantation of r a desired channel region alone, thus realizing fine machining and reduce TAT through ion implantation after gate electrode formation.例文帳に追加

所望のチャネル領域のみにイオンを正確に注入でき、したがって、微細化を達成でき、しかもゲート電極形成後にイオン注入できてＴＡＴを短縮することができるマスクＲＯＭおよびその製造方法を提供する。 - 特許庁

First and second pixel electrodes having an opened part in a pixel region defined by intersection of a gate line and a data line are formed and a directional control electrode overlapping the opened part of the two pixel electrodes is formed.例文帳に追加

ゲート線とデータ線が交差して定義する画素領域内に切開部を有する第１及び第２画素電極が形成されており、これら二つの画素電極の切開部と重複する方位制御電極が形成されている。 - 特許庁