「gate region」に関連した英語例文の一覧と使い方(81ページ目) - Weblio英語例文検索

In such a case, the LDD region 165 becomes less influenced by the electric field based on the electric potential of the gate electrode 121, and so, in effect alleviates only electric field concentration by the electric field based on the voltage potential of the drain electrode 171.例文帳に追加

この場合、ＬＤＤ領域１６５は、ゲート電極１２１の電位に基づく電界の影響を受けにくくなり、実質的にドレイン電極１７１の電位に基づく電界による電界集中のみを緩和する。 - 特許庁

The TEOS film 9 and the thermal oxide film 10 are removed by etching, then the polysilicon film 7 is removed by etching, and a thin gate oxide film 11 is formed on the normal withstand voltage MOS transistor forming region.例文帳に追加

そして、前記ＴＥＯＳ膜９及び熱酸化膜１０をエッチング除去し、前記ポリシリコン膜７をエッチング除去した後に、通常耐圧ＭＯＳトランジスタ形成領域上に薄いゲート酸化膜１１を形成することを特徴とする。 - 特許庁

The element C_1 is formed on an n-type well 8 of a substrate 1, and is constituted of an n^+-type semiconductor region 13 for mainly applying a ground voltage to the film 9B, a gate electrode 10E and the well 8.例文帳に追加

容量素子Ｃ_1は、基板１のｎ型ウエル８に形成され、主としてゲート酸化膜９Ｂ、ゲート電極１０Ｅおよびｎ型ウエル８に接地電圧を印加するためのｎ^+型半導体領域１３によって構成される。 - 特許庁

The method of manufacturing the semiconductor device includes steps of: reducing hydrogen contained in the semiconductor film 7 by heat-treating the semiconductor film 7; forming a gate insulating film 17 and a gate electrode 21; forming a source region 9 and a drain region 13 on the semiconductor film 7; and setting the hydrogen contained in the semiconductor film 7 to 0.5 to 10 atom% by heat-treating the semiconductor film 7 in a hydrogen atmosphere.例文帳に追加

半導体装置の製造方法は、半導体膜７を熱処理することによって、半導体膜７に含まれる水素を低減する工程と、ゲート絶縁膜１７およびゲート電極２１を形成する工程と、半導体膜７にソース領域９およびドレイン領域１３を形成する工程と、半導体膜７を水素雰囲気中で熱処理することによって、半導体膜７に含まれる水素を０．５原子％以上１０原子％以下に設定する工程とを備える。 - 特許庁

An opposite region opposing a gate electrode 23 is provided on at least any one of an anode electrode 21 or an electrode electrically connected to the anode electrode 21 and a cathode electrode 22 or an electrode electrically connected to the cathode electrode 22, via at least a part of region of a light receiving section 13.例文帳に追加

アノード電極２１またはこのアノード電極２１と電気的に接続された電極、ならびにカソード電極２２またはこのカソード電極２２と電気的に接続された電極のうちの少なくとも一方の電極に、受光部１３の少なくとも一部の領域を介してゲート電極２３に対向する対向領域を設けるようにする。 - 特許庁

A first impurity layer 109 having a different conductivity type from a source-drain region 108 is formed beneath a gate electrode 104 in a substrate 101, and a second impurity layer 110 having a different conductivity type from the source-drain region 108 is formed beneath the first impurity layer 109 in the substrate 101.例文帳に追加

基板１０１におけるゲート電極１０４の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第１の不純物層１０９が形成されていると共に、基板１０１における第１の不純物層１０９の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第２の不純物層１１０が形成されている。 - 特許庁

A gate insulating film 4 is formed so as to extend from the interior of the trench 8 to the surface of the p-base 2 of the semiconductor substrate by a thermal process, and also impurity ions of high concentration implanted to the front layer of the p-base 2 and the bottom part of the trench 8 are activated to form a source region 3 and a well region 10 at the same time.例文帳に追加

そして、熱処理によってトレンチ８内部から半導体基板のｐベース２表面にまで延在するようにゲート絶縁膜４を形成するとともに、ｐベース２の表層およびトレンチ８底部に注入された高濃度の不純物イオンを活性化させてソース領域３およびウェル領域１０を同時に形成するものである。 - 特許庁

By forming a potential barrier forming p-type layer 24 in a region in a p-well other than a region below a gate of a first MOS transistor 22, when charges are stored, the charges overflowing from a photo diode 21 can be made to flow into a channel 31 even if the first transfer MOS transistor 22 is turned off without fail as much as possible.例文帳に追加

第１のＭＯＳトランジスタ２２のゲートの下方の領域を除くＰウェル内の領域にポテンシャル障壁形成用Ｐ型層２４を形成することにより、電荷を蓄積する際に、第１の転送ＭＯＳトランジスタ２２を可及的に確実にオフしても、フォトダイオード２１から溢れた電荷を経路３１に流入させることができるようにする。 - 特許庁

By forming a potential barrier forming p-type layer 24 in a region in a p-well other than a region below a gate of a first MOS transistor 22, when charges are stored, the charges overflowing from a photo diode 21 can be made to flow into a channel 31 even when the first transfer MOS transistor 22 is turned off without fail as much as possible.例文帳に追加

第１のＭＯＳトランジスタ２２のゲートの下方の領域を除くＰウェル内の領域にポテンシャル障壁形成用Ｐ型層２４を形成することにより、電荷を蓄積する際に、第１の転送ＭＯＳトランジスタ２２を可及的に確実にオフしても、フォトダイオード２１から溢れた電荷を経路３１に流入させることができるようにする。 - 特許庁

The junction type field effect transistor comprises a p-type semiconductor film 2 formed on the front side of an n-type semiconductor C substrate 1, an n-type semiconductor film 3 involving a channel region 4 formed thereon, source and drain regions 5, 6 formed at both sides of the channel region on the semiconductor film 3, and a gate electrode 13 in contact with the n-type semiconductor substrate.例文帳に追加

ｎ型半導体Ｃ基板１の表（おもて）面に成膜されたｐ型半導体膜２と、その上に形成されたチャネル領域４を含むｎ型半導体膜３と、ｎ型半導体膜の上であって、チャネル領域の両側に形成されたソース、ドレイン領域５,６と、ｎ型半導体基板に接して設けられたゲート電極１３とを備える。 - 特許庁

With an MOS type capacitor employed as a variable capacity element, a second conductive type diffusion region 15 is provided which covers a first conductive type high-concentration diffusion region 3 constituting a substrate electrode except for the vicinity of the end of a gate insulating film 5, so that a variable resistor is formed within the substrate electrode to enhance the capacitor change coefficient.例文帳に追加

可変容量素子をＭＯＳ型コンデンサとし、基板電極を構成する第１導電形の高濃度拡散領域３の周囲のうち、ゲート絶縁膜５の端付近以外を被う第２導電形の拡散領域１５を設けることにより、基板電極内に可変抵抗部分を形成して、容量変化率を助長する。 - 特許庁

A semiconductor device is equipped with a P-type silicon substrate 10 possessed of a memory region 4000, an N-type first well 11 located in the memory region 4000, and a P-type second well 12 located in the first well 11, where the source 16 and drain 14 of a nonvolatile memory transistor possessed of a split gate structure are located in the second well 12.例文帳に追加

半導体装置は、メモリ領域４０００を有するＰ型のシリコン基板１０と、メモリ領域４０００中に位置するＮ型の第１ウェル１１と、第１ウェル１１中に位置するＰ型の第２ウェル１２と、を備え、スプリットゲート構造を有する不揮発性メモリトランジスタのソース１６およびドレイン１４は、第２ウェル１２中に位置している。 - 特許庁

The method further comprises steps of removing a part included in the region 52 of the first insulating film 13A, and forming a second gate insulating film 15B, made of an acid nitride film having a thickness smaller than that of the first film 13A on the region 52 by heat-treating the substrate 11 in an acid nitride atmosphere.例文帳に追加

次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。 - 特許庁

At the time of laminating a plurality of layers on a semi- insulation substrate and forming a mesa region and the other regions by mesa etching, by selectively stopping the regions other than the mesa region to be etched at the layer of a slow etching speed, a level difference between a mesa step upper part and a mesa step lower part is suppressed and disconnection and narrowing of the gate electrode are prevented.例文帳に追加

半絶縁性基板上に複数の層を積層して、メサエッチングによってメサ領域とメサ領域以外の領域とを形成するときに、エッチングされるメサ領域以外の領域がエッチング速度の遅い層で選択停止することにより、メサ段差上部とメサ段差下部との段差を抑えてゲート電極の断線と狭小化を防止する。 - 特許庁

A diffused layer 15a under a tunnel oxide film in a EEPROM forming region 1 and a diffused layer 15b for a control gate and a low- concentration diffused layer 16 of an offset portion in an NPG transistor forming region 2 are formed in a batch by implanting an n-type impurity 14 to a silicon substrate with a resist pattern 13 serving as a mask.例文帳に追加

レジストパターン１３をマスクとしてシリコン基板１１にＮ型不純物１４をイオン注入することにより、ＥＥＰＲＯＭ形成領域１におけるトンネル酸化膜下の拡散層１５ａ、コントロールゲート用拡散層１５ｂ及びＮＰＧトランジスタ形成領域２におけるオフセット部の低濃度拡散層１６を一括して形成する。 - 特許庁

Further, the method may also have a step of forming a collector region 32 positioned at the offset region 31 of a bipolar transistor by introducing the first-conductivity-type impurities to the semiconductor layer 20 with an element isolation film 25, a gate electrode 44, and a mask film as masks, and for forming a source and a drain 42a, 45 of a MOS transistor.例文帳に追加

さらに、素子分離膜２５、ゲート電極４４、及びマスク膜をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１に位置するコレクタ領域３２を形成するとともに、ＭＯＳトランジスタのソース及びドレイン４２ａ，４５を形成する工程とを具備してもよい。 - 特許庁

During the process of source/drain region formation after the formation of a well region and a gate electrode for the construction of this MOS transistor, Ge or Si ions are first implanted for making amorphous the source/drain forming regions, and then two or more species of impurity ions different in mass number but the same in conductivity type are successively implanted into the regions by using the ion implantation method.例文帳に追加

ＭＯＳ型トランジスタの形成において、ウェル領域、ゲート電極を形成した後、ソース・ドレイン領域を形成する際、Ｇｅ又はＳｉをイオン注入してアモルファス化した後、連続して質量数の異なる２種類以上のイオン種で且つ同じ導電型の不純物をイオン注入法により注入することを特徴とする。 - 特許庁

Vertical cell transfer transistors Tr1, Tr2 and Tr3 having a channel region consisting of a single crystal silicon layer 18 formed by epitaxial growth, a source-drain region consisting of n-type diffusion regions 14 and 23 formed in upper and lower parts of the single crystal silicon layer 18 and an embedded gate electrode consisting of work line 21 are formed.例文帳に追加

エピタキシャル成長により形成された単結晶シリコン層１８からなるチャネル領域と、単結晶シリコン層１８の上部と下部に形成されたｎ型拡散領域１４、２３からなるソース・ドレイン領域と、ワード線２１からなる埋め込み型のゲート電極とを有する縦型セルトランスファトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が形成される。 - 特許庁

In a semiconductor device, a first wiring layer 20 disposed at a position closest to a semiconductor substrate 10 includes first source wiring 21 electrically connected to a source region 15 of a semiconductor element, first drain wiring 22 electrically connected to a drain region 12 of the semiconductor element, and a relay portion 23 electrically connected to a gate electrode 17.例文帳に追加

もっとも半導体基板１０側に位置する第１配線層２０は、半導体素子のソース領域１５に電気的に接続された第１ソース配線２１と、半導体素子のドレイン領域１２に電気的に接続された第１ドレイン配線２２と、ゲート電極１７に電気的に接続された中継部２３とを備えている。 - 特許庁

The semiconductor device comprises a semiconductor substrate 50, a trench formed in a p-well 70 on the main surface of the semiconductor substrate 50, a separation region 40 which is formed in the trench and comprises a defective embedding point 41, and an assist gate electrode 12 whose one part is formed on the separation region 40 and comprises an end on the defective embedding point 41.例文帳に追加

半導体装置は、半導体基板５０と、半導体基板５０の主表面上のｐウエル７０に形成されたトレンチと、トレンチ内に形成され、埋込み不良箇所４１を有する分離領域４０と、その一部が分離領域４０上に形成され、埋込み不良箇所４１上に終端部を有するアシストゲート電極１２とを備える。 - 特許庁

The method further comprises steps of removing a part included in the region 52 of the first insulating film 13A, and forming a second gate insulating film 15B made of an acid nitride film having a thickness smaller than that of the first film 13A on the region 52 by heat-treating the substrate 11 in an acid nitride atmosphere.例文帳に追加

次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。 - 特許庁

As the electron-emitting region, a graphite sheet 101 in which ions other than carbon are implanted into a prescribed region from surface, is fixed on a substrate 102 by an adhesive layer 103, a conductive gate layer 106 is installed via the graphite sheet and an insulating layer 105, and a phosphor layer 109 is arranged facing the graphite sheet 101.例文帳に追加

電子放出領域として、表面から所定の領域に炭素以外のイオンを打ち込んだグラファイトシート１０１が基板１０２上に接着層１０３で固定され、前記グラファイトシートと絶縁層１０５と介して導電性ゲート層１０６が設けられ、グラファイトシート１０１に対向して蛍光体層１０９を配置した。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

When introducing p-type impurities, a p-n junction diode is formed from this p+ impurity region 13 and n- impurity region 6, so that even if the p-n bonding diode is made conducting by reverse bias and even if a transistor is conducted by applying voltage to a gate electrode 5, no current will flow from a bit line 19 to the source line 17a.例文帳に追加

ｐ型の不純物が導入される場合、このｐ＋不純物領域１３とｎ−不純物領域６とによってｐｎ接合ダイオードが形成されるので、ゲート電極５に電圧を与えてトランジスタを導通させてもこのｐｎ接合ダイオードが逆バイアスされて導通せず、ビット線１９からソース線１７ａへ電流が流れない。 - 特許庁

A silicon carbide epitaxial layer 102 has an accumulation type channel layer 115 containing n type impurity between a well region 105 and the gate insulating film 111, and a dislocation change layer 116 for changing Basal Plane dislocation containing p type impurity to blade-shaped dislocation between the wall region 105 and the accumulation type channel layer 115.例文帳に追加

炭化珪素エピタキシャル層１０２は、ウェル領域１０５とゲート絶縁膜１１１との間にｎ型不純物を含む蓄積型チャネル層１１５を有し、ウェル領域１０５と蓄積型チャネル層１１５との間にｐ型の不純物を含むＢａｓａｌＰｌａｎｅ転位を刃状転位に変化させるための転位変化層１１６を有している。 - 特許庁

To provide a manufacturing method of a semiconductor element capable of reducing a leakage current in a storage electrode junction region by forming a gate having a stepped channel, by etching into a predetermined thickness a semiconductor substrate in a portion scheduled for a storage electrode contact and in an adjacent region thereof before the formation of an element isolation film that defines an active region.例文帳に追加

本発明は半導体素子の製造方法に関し、特に活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流を低減させて半導体素子のリフレッシュ特性を向上させることができる技術である。 - 特許庁

A power amplifier of one embodiment comprises: at least one or more first growth ring gate structure formed in a semiconductor layer to perform power amplification operation; multiple second growth ring gate structures formed in the semiconductor layer to be adjacently positioned to surround the first growth ring gate structure in order to isolate the first structure from the surroundings by forming a depletion region by applying reverse bias when the first structure performs power amplification operation.例文帳に追加

一つの実施形態の電力増幅器には、半導体層に形成され、少なくとも１つ以上から構成され、電力増幅動作する第１のグロースリングゲート構造体と、半導体層に形成され、第１のグロースリングゲート構造体を取り囲むように隣接配置され、第１の構造体が電力増幅動作するときに、逆バイアスが印加されて空乏化領域が形成され、第１の構造体を周囲からアイソレートする複数の第２のグロースリングゲート構造体とが設けられる。 - 特許庁

A high dielectric insulating film is used as a gate insulating film of an n-channel type MOS transistor, and by directly forming this high dielectric insulating film on a semiconductor substrate not through an interface layer, a tensile distortion is given to a channel region.例文帳に追加

ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。 - 特許庁

To suppress diffusion of nitrogen and carbon contained in an inter-electrode insulating film via an application type element isolation insulating film to the side of an active region, directly below a gate insulating film, generation of fixed charge and adverse effects on the electrical characteristics of a device.例文帳に追加

電極間絶縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。 - 特許庁

Thereafter, by using the gate electrode 4 as a mask, arsenic is ion-implanted on the semiconductor substrate 1 at four revolutions under conditions of a dose of 8×10^12/cm^2, implantation energy of 40 keV and implantation angle of 25°, to form an n-type LDD region 5.例文帳に追加

その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量８×１０^１２／ｃｍ^２、注入エネルギー４０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ｎ型ＬＤＤ領域５を形成する。 - 特許庁

Each drain of the driver transistors D21 to D23 is connected to a power source voltage VDD of about 12V and each back gate (third well region) of the driver transistors D21 to D23 is connected to the source of the driver transistor D23.例文帳に追加

また、ドライバトランジスタＤ２１〜Ｄ２３のドレインは、全て１２Ｖ程度の電源電圧ＶＤＤに接続され、ドライバトランジスタＤ２１〜Ｄ２３におけるそれぞれのバックゲート（第３ウエル領域）が、すべてドライバトランジスタＤ２３のソースに接続されている。 - 特許庁

To provide a method of manufacturing a semiconductor device improving filling nature of an insulating film in a space between gate lines and freely adjusting the opening width for a junction region to improve process reliability and electrical characteristics of the device.例文帳に追加

ゲートライン間の区間で絶縁膜の埋め込み特性を向上させ、接合領域の開放幅を自由に調節して工程の信頼性及び素子の電気的特性を向上させることが可能な半導体素子の製造方法を提供する。 - 特許庁

When voltage is supplied to the MOS transistor 10 from supply voltage lines 11 and 12, a first conductivity-type channel region 7 is generated on a semiconductor substrate 1, thus weakening the electric field generated inside a gate-insulating film 5.例文帳に追加

電源電圧線１１、１２からＭＯＳトランジスタ１０に電圧が供給されたときに、半導体基板１に第１導電型のチャネル領域７が生成されることにより、ゲート絶縁膜５の内部に生成される電界が弱められる。 - 特許庁

The method further comprises the steps of depositing an antireflection film 17 made of a silicon nitride film on an overall surface of the substrate 1 by a vapor phase growing method, and coating an upper surface of the gate of the transistor, on both side faces and a polycrystal silicon film 10 on a second active region 5.例文帳に追加

次に、シリコン窒化膜からなる反射防止膜１７を気相成長法によりＰ型シリコン基板１全面に堆積し、メモリトランジスタのゲートの上面および両側面と第２活性領域５上の多結晶シリコン膜１０上を覆う。 - 特許庁

The gate insulating films of the memory transistor MT and the transistors PT1 and PT2 in a Vpp system and a Vcc system in a peripheral circuit have film thickness equal to the other part or above in the boundary of an embedded oxide film 14 and an active region.例文帳に追加

メモリトランジスタＭＴと周辺回路のＶｐｐ系およびＶｃｃ系のトランジスタＰＴ１、ＰＴ２との各ゲート絶縁膜は、埋込酸化膜１４と活性領域との境界部分においてその他の部分と同等以上の膜厚を有している。 - 特許庁

The first transistor T1 has a source connected with the cathode of the photodiode PD, a drain connected with a row select line through which a drive signal is fed, and a gate connected with a first high potential power supply and operates in a sub-threshold region.例文帳に追加

第１トランジスタＴ１は、ソースがフォト・ダイオードＰＤのカソードに接続され、ドレインが行選択線に接続され該行選択線を介して駆動信号が供給され、ゲートが第１高電位電源に接続され、サブ・スレッショルド領域で動作する。 - 特許庁

To provide a semiconductor device in which the occurrence of a parasitic transistor, having low threshold voltage in a portion covered with a gate electrode at the boundary between an SOI active layer and a mesa-type element separating region can be prevented effectively, and to provide a method of manufacturing the device.例文帳に追加

ＳＯＩ活性層とメサ型素子分離領域との境界のゲート電極で覆われた部分における、閾値電圧の低い寄生トランジスタの発生を効果的に防止できる半導体装置およびその製造方法を提供する。 - 特許庁

To provide a trench gate type FIN-FET, in which the advantage of an FIN type transistor is sufficiently demonstrated even in micronization, a sufficient contact area is assured in an active region, and dropping of on-current being suppressed.例文帳に追加

トレンチゲート型ＦＩＮ−ＦＥＴにおいて、微細化に対してもＦＩＮ型トランジスタの利点を十分に発揮し、また、活性領域において十分なコンタクト面積を確保し、オン電流の低下を抑制したトレンチゲート型ＦＩＮ−ＦＥＴを提供する。 - 特許庁

The semiconductor part 5 is provided along the gate semiconductor part 4, has a different conductivity type from the conductivity type of the semiconductor part 4 and is electrically connected to the third region 3d of the semiconductor part 3.例文帳に追加

ｎ型チャネル半導体部５は、ｐ^＋型ゲート半導体部４に沿って設けられ、ｐ^＋型ゲート半導体部４の導電型と異なる導電型を有し、ｎ型ドリフト半導体部３の第３の領域３ｄに電気的に接続されている。 - 特許庁

A photodiode and an insulated-gate field effect transistor contained in the unit pixel of the solid-state image pickup element share a first-conductivity well region formed in a second-conductivity semiconductor layer provided on a first-conductivity semiconductor substrate.例文帳に追加

固体撮像素子の単位画素に含まれるフォトダイオードと絶縁ゲート型電界効果トランジスタとは、第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域を共有している。 - 特許庁

A pair of first gate electrodes IGR, IGL is provided on a semiconductor substrate 100 so that respective potential ϕ_TX1, ϕ_TX2 between a light-sensitive region SA and a pair of first accumulating regions AR, AL is alternately tilted.例文帳に追加

一対の第１ゲート電極ＩＧＲ，ＩＧＬが、光感応領域ＳＡと一対の第１蓄積領域ＡＲ，ＡＬとの間のポテンシャルφ_ＴＸ１，φ_ＴＸ２が交互に傾斜するよう半導体基板１００上に設けられている。 - 特許庁

To provide a CMOS image sensor capable of minimizing the occurrence of defect due to impurity ion implantation at the boundary of an active region and an isolation film beneath the gate electrode of a transistor constituting a CMOS image sensor, and to provide its fabrication process.例文帳に追加

ＣＭＯＳイメージセンサを構成するトランジスタのゲート電極の下のアクティブ領域と素子分離膜間の境界で不純物イオン注入による欠陥発生を最小化できるＣＭＯＳイメージセンサ及びその製造方法を提供する。 - 特許庁

In addition, a current controlling transistor which operates in a linear region is connected in series to the driving transistor, thus a video signal transmitting a light emission or non-emission of a pixel is inputted to the gate of the current controlling transistor through a switching transistor.例文帳に追加

また、前記駆動用トランジスタと直列に、線形領域で動作する電流制御用トランジスタを配し、スイッチング用トランジスタを介して画素の発光、非発光の信号を伝えるビデオ信号は前記電流制御用トランジスタのゲートに入力する。 - 特許庁

The resultant enhancement mode device (10) provides the excellent Schottky barrier having a high barrier, which prevents the unwanted surface depletion effect with a charge shield of the shield layer (22) in the region between the end of recessed part and the gate metal.例文帳に追加

結果として得られるエンハンスメントモードデバイス（１０）は、高バリヤー高さを有する優れたショットキーバリヤーを与え、それは、凹部端とゲート金属との間の領域におけるシールド層（２２）による電荷シールドを通じて望ましくない表面空乏効果を阻止する。 - 特許庁

In a thin film transistor on a glass substrate, the number of atoms is set at 3×1011/cm2 or less for any impurity element existing on the interface between the channel region 13a of a p-Si thin film 13 and a gate insulation film 14.例文帳に追加

ガラス基板上の薄膜トランジスタにおいて、ｐ−Ｓｉ薄膜１３のチャネル領域１３ａとゲート絶縁膜１４との界面に存在する不純物元素のいずれについても、その原子数量が１ｃｍ^2当たり３×１０^11個以下とする。 - 特許庁