「gate region」に関連した英語例文の一覧と使い方(82ページ目) - Weblio英語例文検索

To inhibit a parasitic bipolar effect without increasing an area of an element region by using a body contact electrically insulated from a gate, in a transistor which uses an SOI substrate, an SOS substrate, or a semiconductor substrate having other insulating layer.例文帳に追加

ＳＯＩ基板、ＳＯＳ基板、その他の絶縁層を有する半導体基板を用いたトランジスタにおいて、ゲートと電気的に絶縁されたボディコンタクトを用いることによって、素子領域の面積を増大させることなく、寄生バイポーラ効果を抑制する。 - 特許庁

At this time, the length of the extendedly formed part of the photodiode layer 17 is specified to be in the extent of avoiding the punch through between the photodiode layer 17 and a drain region 19 when the read out gate 15 is off.例文帳に追加

その際、フォトダイオード層１７は、読み出しゲート１５の下部に延在する部分の長さが、読み出しゲート１５がオフ状態のときに、フォトダイオード層１７とドレイン領域１９との間でパンチスルーが生じない程度の長さとなるようにする。 - 特許庁

The semiconductor device has a floating gate electrode 130 and includes an OTPROM capacitor which is equipped with a MOS transistor positioned on a memory cell region, a lower electrode 184 laminated in order, an upper inter-metal dielectric film 200, and an upper electrode 214.例文帳に追加

浮遊ゲート電極１３０を具備し、メモリセル領域に配置されるＭＯＳトランジスタと、順次に積層された下部電極１８４、上部金属間絶縁膜２００、及び上部電極２１４を具備するＯＴＰＲＯＭキャパシタを含む。 - 特許庁

A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.例文帳に追加

書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁

Also, the gate structure has an oxygen-dope titanium membrane 3 (the film is mixed with amorphous titanium that oxygen is doped, and amorphous titanium oxide or titanium oxide microcrystals) below the platinum microcrystals 5 with the Pt-Ti-O region in the grain boundary 6.例文帳に追加

さらに、結晶粒界６にＰｔ−Ｔｉ−Ｏ領域を有するプラチナ微結晶５の下に、酸素ドープチタン膜３(酸素をドープした非晶質のチタン、非晶質酸化チタン、または、酸化チタン微結晶が混じり合った膜)を形成した構造とする。 - 特許庁

In the manufacturing process of an MOSFET formed of silicon carbide, silicon ions are implanted in an epitaxial layer 16 formed on a semiconductor layer 10, a portion of a silicon ion implanted region is thermally oxidized to form the gate oxide film 17.例文帳に追加

炭化珪素からなるＭＯＳＦＥＴの製造工程において、半導体層１０上に形成されたエピタキシャル層１６に対してシリコンイオン注入を行い、シリコンイオン注入領域の一部を熱酸化してゲート酸化膜１７を形成する。 - 特許庁

To provide a CMOS image sensor in which the property of an element is improved by reducing off current by preventing ion from being injected in the lower portion of a gate electrode at the time of ion injection for forming a source/drain region.例文帳に追加

ソース／ドレイン領域を形成するためのイオン注入時にゲート電極の下部にイオンが注入することを防止して、オフ電流を減らすことで、素子の特性が向上するようにしたＣＭＯＳイメージセンサーの製造方法を提供する。 - 特許庁

Next, by using the gate electrode 103 and the first sidewall spacer 1-5 as a mask, ion implantation is conducted to form the heavily-doped region 106, and thereafter a second sidewall spacer 108 is formed on the first side wall spacer 105.例文帳に追加

次に、ゲート電極１０３及び第１のサイドウォールスペーサ１０５をマスクとしてイオン注入を行なって高濃度不純物領域１０６を形成した後、第１のサイドウォールスペーサ１０５上に第２のサイドウォールスペーサ１０８を形成する。 - 特許庁

Between the gate electrode 12 and the plurality of drain contacts 14, a salicide block 15 for preventing silicide formation on the drain region 11D is formed, and a substrate contact 16 is formed on the semiconductor substrate that is electrically connected to the semiconductor substrate.例文帳に追加

ゲート電極１２と複数のドレインコンタクト１４との間にはドレイン領域１１Ｄ上のシリサイド化を妨げるサリサイドブロック１５が形成され、半導体基板上には半導体基板に電気的に接続された基板コンタクト１６が形成されている。 - 特許庁

The fact that a double spacer structure of the first and second gate spacers prevents an occurrence of a void between the gates prevents an active region from being opened in subsequent steps and a silicide from being formed on it.例文帳に追加

第１ゲートスペーサと第２ゲートスペーサの二重スペーサ構造によってゲートとゲートの間にボイドが発生することを防止することで、後続工程でアクティブ領域がオープンされてその上にシリサイドが形成されることを防止することができる。 - 特許庁

In a nonvolatile memory cell which includes a MONOS transistor Q_1 for memory and a MIS transistor Q_2 for cell selection, a nitrogen introduced region 20 wherein nitrogen is introduced is formed in alignment with the gate electrode 8 of the MONOS transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極８に整合して、窒素を導入した窒素導入領域２０を形成する。 - 特許庁

In a field-effect transistor using one of carbon nanotubes and an organic semiconductor or a composite material of the both for a channel region, an amino parylene high polymer or the copolymer thereof is used for a gate insulating film and/or an electrode protective film.例文帳に追加

カーボンナノチューブおよび有機半導体のいずれか一方、またはその両方の複合材料をチャネル領域とする電界効果トランジスタにおいて、ゲート絶縁膜および／または電極保護膜にアミノパリレン高分子あるいはその共重合体を用いる。 - 特許庁

After a step of forming a gate electrode 3 of a MOS transistor, a silicon oxide film 2 having a film thickness of 400 nm or more is formed on the whole surface of a wafer, and ion implantation 6 is performed through the silicon oxide film 2 to form an offset drain region.例文帳に追加

ＭＯＳトランジスタのゲート電極３形成工程後に、膜厚が４００ｎｍ以上のシリコン酸化膜２をウェハ全面に形成し、シリコン酸化膜２上からイオン注入６をすることによりオフセットドレイン領域を形成する。 - 特許庁

The thin-film transistor includes the oxide semiconductor layer as the channel forming region, wherein an oxygen concentration of a surface which is in contact with an insulation film as a protective film on an opposite side (a back channel side) to a gate insulation film of the oxide semiconductor layer is controlled.例文帳に追加

酸化物半導体層をチャネル形成領域とする薄膜トランジスタであって、該酸化物半導体層のゲート絶縁層とは反対側（バックチャネル側）であって、保護膜である絶縁膜と接する面の酸素濃度を制御することを要旨とする。 - 特許庁

Thereafter, by using the gate electrode 4 as the mask, arsenic is ion-implanted on the semiconductor substrate 1 under conditions of a dose of 5×10^11/cm^2, implantation energy of 5 keV and implantation angle of 0°, to form an n-type surface LDD region 6.例文帳に追加

その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量５×１０^１１／ｃｍ^２、注入エネルギー５ｋｅＶ、注入角度０°の条件でイオン注入を行い、ｎ型表面ＬＤＤ領域６を形成する。 - 特許庁

On a first principal plane 11 of a main semiconductor region 1 including an electron running layer 8 and n-type electron supply layer 9, a source electrode 3, a drain electrode 4, and a gate electrode 5 are prepared, and an n-type organic semiconductor film 6 is prepared as well.例文帳に追加

電子走行層８とｎ型電子供給層９とを含む主半導体領域１の第１の主面１１上にソース電極３とドレイン電極４とゲート電極５とを設けると共にｎ型の有機半導体膜６を設ける。 - 特許庁

Thus, the part from the p+ layer 350 of the PD 119 to the p-type channel layer right below the transfer gate is directly connected, the n-type layer 360 of the PD 119 is surrounded by a p-type region and the dark current is suppressed to be extremely small.例文帳に追加

これにより、ＰＤ１１９のｐ＋層３５０から転送ゲート部の直下のｐ型チャネル層にわたる部分が直接接続され、ＰＤ１１９のｎ型層３６０をｐ型の領域で包囲でき、暗電流を極小に抑制できる。 - 特許庁

With respect to two MOSFETs, to the gate, each a differential input terminal is connected, the two gates are arranged almost collinearly, and the sources of the two MOSFETs are formed in the same silicified diffusion region.例文帳に追加

差動入力端子がそれぞれのゲートに接続された２つのＭＯＳＦＥＴにおいて、２つのゲートをほぼ同一直線状に配置し、前記２つのＭＯＳＦＥＴのソースを同一の拡散層領域で形成し、該拡散層領域をシリサイド化する。 - 特許庁

When stress affected by the element separation region is considered, a distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where drop of current driving performance is to be suppressed so that drop of currentis is suppressed between a drain and a source.例文帳に追加

素子分離領域等から受けるストレスを考慮したとき、それによる電流駆動能力の低下を抑制すべき回路にはドレイン・ソース間電流の低下が抑制されるようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

Moreover, the contact area with a gate pad electrode can be gained by further increasing the depth of the N+ type region at the central part of the Zener diode, stable ohmic performance can be obtained, and a protection device of MOSFET capable of reducing the leakage current can be realized.例文帳に追加

さらにツェナーダイオードの中心部のＮ^+型領域を掘り下げることにより、ゲートパッド電極との接触面積を稼いで、安定したオーミック性が得られ、且つリーク電流を低減できるＭＯＳＦＥＴの保護装置を実現できる。 - 特許庁

The method includes a step of defining an L-shaped spacer on each side of a gate region of a substrate; and a step of embedding the L-shaped spacer in an oxide layer so that the oxide layer covers a portion of the substrate to a predetermined distance from a side edge of the L-shaped spacer.例文帳に追加

この方法は、基板のゲート領域の各側にＬ字形スペーサを画成するステップと、Ｌ字形スペーサを酸化膜に埋め込んで、酸化膜がＬ字形スペーサの側縁から所定の距離まで基板の一部を覆うようにするステップとを含む。 - 特許庁

Related to a structure wherein an insulating member is formed on a conductive layer which is to be a gate electrode 103, a trench extending from the insulating member o a substrate 101 is formed by etching as far as a lower part 104b according to a resist film covering an element region.例文帳に追加

ゲート電極１０３となる導電層の上に絶縁部材（図示せず）を形成した構造に、素子領域を覆うレジスト膜（図示せず）に従って絶縁部材から基板１０１に至るトレンチを下部１０４ｂまでエッチングして形成する。 - 特許庁

This trench is wider than a trench having a trench gate structure in an active region part 11.例文帳に追加

周辺耐圧構造部３１において、ｎ^+ＳｉＣ層１２の上にｎ^-ＳｉＣ層１３、ｎＳｉＣ層１４およびｐＳｉＣ層１５が順次設けられており、ｐＳｉＣ層１５およびｎＳｉＣ層１４を貫通してｎ^-ＳｉＣ層１３に達するトレンチ３２が形成されている。 - 特許庁

That is, the organic semiconductor channel region is patterned in equal size as the gate electrode.例文帳に追加

パターン化絶縁膜の除去した領域１１０内に形成された有機半導体膜１０７はチャネル領域となり、パターン化絶縁膜１０６上の有機半導体膜１０８と分離され、有機半導体チャネル領域がゲート電極と同等のサイズにパターン化されたことになる。 - 特許庁

In the semiconductor device, a polycrystalline cobalt silicide film 10a is formed by causing a cobalt film which is a metallic film to deposit on a gate electrode 4 composed of a semiconductor layer, high-concentration source-drain region 7, etc., and causing a silicifying reaction through first heat treatment.例文帳に追加

半導体層であるゲート電極４や高濃度ソース・ドレイン領域７などの上に金属膜であるコバルト膜を堆積し、第１の熱処理により、シリサイド化反応を起こさせて多結晶構造のコバルトシリサイド膜１０ａを形成する。 - 特許庁

In addition, an n-type impurity region is formed by implanting ions into a drain cell DC1 and field oxide films IS1a and IS1b so that the ions pass through the films IS1a and IS1b by using the gate electrodes 142a-142c as masks.例文帳に追加

また同じく上記ゲート電極をマスクとして、ドレインセルＤＣ１およびフィールド酸化膜ＩＳ１ａおよびＩＳ１ｂに対してそれらフィールド酸化膜を貫通させるようなイオン注入を行って、Ｎ型の不純物領域を形成する。 - 特許庁

The method is for forming an array of floating gate memory cells, each provided with a trench formed in the surface of a semiconductor substrate and with the source and drain regions separated from each other with a channel region formed in between, and the array is formed by using this method.例文帳に追加

半導体基体の表面に形成されたトレンチと、チャンネル領域が間に形成された離間されたソース及びドレイン領域とを各々備えたフローティングゲートメモリセルのアレーを形成する方法、及びそれにより形成されたアレー。 - 特許庁

When incorporating a Schottky junction into a MOSFET, the Schottky junction is positioned at a place distant from a p-body region 6 and a gate electrode 10 of the MOSFET so that the ends of the Schottky junction are surrounded by p-type shallow junctions.例文帳に追加

ＭＯＳＦＥＴにショットキー接合を内蔵させるときに、ショットキー接合はＭＯＳＦＥＴのｐボディ領域６とゲート電極１０と隔てられた場所に配置し、ショットキー接合の端部をｐ型の浅い接合によって囲まれるようにする。 - 特許庁

To provide a cathode panel for cold cathode field electron emission display device having an electron emission region where the delay of drive signals resulting from capacity compositions produced by a cathode electrode, an insulation layer, and a gate electrode is hard to occur.例文帳に追加

カソード電極と絶縁層とゲート電極とによって生じる容量成分に起因した駆動信号の遅延が引き起こされることの少ない電子放出領域を有する冷陰極電界電子放出表示装置用カソードパネルを提供する。 - 特許庁

Optional voltages are applied to gate electrodes 4a and 4b and drain electrodes 9 and then carriers flow from the second conductivity type source region 6 to the second conductivity type drain regions 5 as shown by an arrow 8, so that the semiconductor device turns on.例文帳に追加

ゲート電極４ａ、４ｂ及びドレイン電極９に任意の電圧を印加することにより、第２導電型ソース領域６から第２導電型ドレイン領域５にキャリアが矢印８の方向流れ、半導体装置がオン状態となる。 - 特許庁

In contrast, in the power circuit 20, a LOCOS oxide film 56 is employed that is formed by selectively oxidizing the surface of the semiconductor substrate 30 and that insulates a drain region 51 and a gate electrode 57 which constitute a horizontal MOS transistor element.例文帳に追加

一方、パワー回路２０では、半導体基板３０表面が選択的に酸化されて形成された、横型ＭＯＳトランジスタ素子を構成するゲート電極５７とドレイン領域５１とを絶縁するＬＯＣＯＳ酸化膜５６が採用されている。 - 特許庁

This manufacturing method includes a process of forming a gate recess 16A by applying a wet etching method in condition that at least either electrode of the source electrode 11a and the drain electrode 12 is connected conductively to a channel region 13.例文帳に追加

ソース電極１１及びドレイン電極１２の少なくとも何れか一方の電極をチャネル層１３と導電接続した状態でウエット・エッチング法を適用してゲート・リセス１６Ａを形成する工程が含まれていることが基本になっている。 - 特許庁

An interlayer insulation film having a source/drain contact hole exposing a part of the region of the semiconductor layer is positioned on the semiconductor layer apart from at least one edge getting across the gate electrode out of edges of the semiconductor layer.例文帳に追加

前記半導体層上に前記半導体層のエッジらのうち前記ゲート電極を横切る少なくとも一つのエッジから離隔して前記半導体層の一部の領域を露出させるソース/ドレインコンタクトホールを有する層間絶縁膜が位置する。 - 特許庁

A polycrystalline silicon TFT of bottom gate type is thermally treated at 500 to 700°C through a furnace annealing method, in a state in which at least an insulating film is formed on a channel forming region, and furthermore the insulating film is not removed.例文帳に追加

ボトムゲート型の多結晶シリコンＴＦＴで、少なくともチャネル形成領域の上に絶縁膜がある状態で、ファーネスアニール法を用いて５００℃〜７００℃で熱処理を行い、さらにその絶縁膜を除去しないことを特徴とする。 - 特許庁

On a region of the high-concentration p-type GaN layer 106 which is exposed in an opening 107a formed in the n-type AlGaN layer 107, a gate electrode 112 having an ohmic contact with the high-concentration p-type GaN layer 106 is formed.例文帳に追加

高濃度ｐ型ＧａＮ層１０６におけるｎ型ＡｌＧａＮ層１０７に形成された開口部１０７ａからの露出領域の上には、高濃度ｐ型ＧａＮ層１０６とオーミック接触するゲート電極１１２が形成されている。 - 特許庁

A positioning mark is formed in a wiring surface side of a silicon substrate by appropriating an active region or a gate electrode used in a MOS transistor preparation process, for example, for stepper positioning in a manufacturing process of a backside illumination type CMOS image sensor.例文帳に追加

裏面照射型ＣＭＯＳイメージセンサの製造工程において、ステッパ合わせを行うために、例えばＭＯＳトランジスタ作成工程で用いる活性領域またはゲート電極を流用してシリコン基板の配線面側に位置合わせマークを形成する。 - 特許庁

The resulting uniform thickness of the BPSG film from the wafer, regardless of the coarseness and denseness refraction of the gate electrode forming region, makes an etching rate between contact holes uniform to be able to form the contact holes having a small variation in the leakage current value.例文帳に追加

その結果、ゲート電極形成領域の疎密にかかわらず、基板からのＢＰＳＧ膜厚が均一となるため、コンタクトホール間のエッチングレートが均一となり、コンタクト抵抗、リーク電流値のばらつきの少ないコンタクトホールを形成することが出来る。 - 特許庁

The gate electrode 20 is doped as an N-type, and an electrode 20b, a section located on the first and second impurity diffusion regions, has a lower concentration of impurity than an electrode 20a, which is a section located upward of the channel region.例文帳に追加

ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 - 特許庁

The liquid crystal display device includes gate lines 21 and data lines 60 defining pixel regions by a crossing structure, a pixel electrode 100 formed in the pixel region and having a diagonal side formed adjacent to a crossing portion of the gate line and the data line, and a light blocking pattern 23 preventing light leakage and formed parallel to the diagonal side of the pixel electrode.例文帳に追加

交差構造で画素領域を定義するゲートライン２１及びデータライン６０と、前記画素領域に形成され、前記ゲートライン及び前記データラインの交差部と隣接する一辺が傾斜して形成された画素電極１００と、前記画素電極の傾斜した一辺と並んで形成されて光漏れを遮蔽する光遮蔽パターン２３とを含む液晶表示装置及びその製造方法。 - 特許庁

The defect which has a pixel in a region surrounded by two gate lines 31 and two drain lines 33 and in which an adjacent pixel electrode 34 is short-circuited is irradiated with a laser via a mask having a transmission pattern corresponding to the patterns of the gate lines 31, the drain lines 33, and the pixel electrode 34 at the short-circuited portion, thereby removing the short-circuited portion 21.例文帳に追加

２本のゲート配線３１と２本のドレイン配線３３で囲まれた領域に画素を有し、隣接する画素電極３４が短絡している欠陥に対し、該短絡部分のゲート配線３１とドレイン配線３３および画素電極３４のパターンに対応した透過パターンを有するマスクを介してレーザを照射することで、短絡部分２１を除去する。 - 特許庁

On a second active region 10b of the semiconductor substrate 10, a second transistor of a second conductivity type is formed which includes a second gate insulating layer 13b containing the high dielectric material and a second metal, a second conductive film 18b consisting of the same material as the first conductive film 18a, and a second gate electrode 30b which has a second silicon film 19b.例文帳に追加

半導体基板１０の第２の活性領域１０ｂ上には、高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜１３ｂと、第１の導電膜１８ａと同一の材料からなる第２の導電膜１８ｂと第２のシリコン膜１９ｂとを有する第２のゲート電極３０ｂとを備えた第２導電型の第２のトランジスタが形成されている。 - 特許庁

The gate electrode 363, together with a gate dielectric layer 362, covers a top surface 306 of one part of the U-shaped fin 305, and two sidewalls 307 which reside the opposite position, and a bottom 320 of one part of a recess 319, which resides in the U-shaped fin 305 and opposing two sidewalls 364, and substantially increases the width of the channel region that allows flow of a current.例文帳に追加

ゲート電極３６３は、ゲート誘電体層３６２とともに、Ｕ字形フィン３０５の一部の上側表面３０６及び反対の位置にある２つの側壁３０７、並びにＵ字形フィン３０５の中にある凹部３１９の一部の底面３２０及び向かい合って位置する２つの側壁３６４を覆い、電流を流すチャネル領域の幅を実効的に増やす。 - 特許庁

A manufacturing process for a transistor includes: sequentially forming an oxide semiconductor layer, a source electrode layer, a drain electrode layer, a gate insulation film, a gate electrode layer, and an aluminum oxide film; and performing heat treatment on the oxide semiconductor layer and the aluminum oxide film, thereby removing impurities including hydrogen atoms and forming an oxide semiconductor layer including a region containing oxygen more than the stoichiometric ratio.例文帳に追加

トランジスタの作製工程において、酸化物半導体層、ソース電極層、ドレイン電極層、ゲート絶縁膜、ゲート電極層、酸化アルミニウム膜を順に作成した後、酸化物半導体層および酸化アルミニウム膜に対して熱処理を行うことで、水素原子を含む不純物が除去され、かつ、化学量論比を超える酸素を含む領域を有する酸化物半導体層を形成する。 - 特許庁

This erasing method performs writing and erasure and then writing and erasure at least once or several times, after the erasure as operation for erasure which can improves the convergence of an erasure Vth of a memory transistor, including charge storage means which are made discrete in plane in a gate insulating film interposed of a channel formation region and a gate electrode of a semiconductor.例文帳に追加

半導体のチャネル形成領域とゲート電極との間に介在するゲート絶縁膜内に平面的に離散化された電荷蓄積手段を含むメモリトランジスタに対し、その消去Ｖthの収束性向上ができる消去時のオペレーションとして、書き込み−消去、消去後に少なくとも１回の書き込み−消去、または複数回の書き込み−消去を行う。 - 特許庁

The semiconductor device comprises wirings 9 disposed on an insulating film 12 covering a gate electrode 1 and a semiconductor substrate 50 to electrically connect the gate electrode, and a dummy transistor 10 formed on the substrate and having no wiring as a transistor in such a manner that the wiring 9 is electrically connected to the source/drain region 14 of the transistor 10.例文帳に追加

この半導体装置は、ゲート電極１と半導体基板５０とを被覆する絶縁膜１２上に配置され、ゲート電極と電気的に接続された配線９と、半導体基板上に形成され、トランジスタとしての配線がなされていないダミートランジスタ１０とを備え、配線９がダミートランジスタ１０のソース／ドレイン領域１４に電気的に接続されている。 - 特許庁