「gate region」に関連した英語例文の一覧と使い方(83ページ目) - Weblio英語例文検索

In a high-frequency power amplifier comprising a multifinger FET, the amount of hot electron, which is generated at a drain end of each MOS transistor 2 and is accumulated in a second electrode of a gate 10 when the gate of each MOS transistor is applied with RF input signal and RF output is taken out of a drain region 8, is detected with a charge amount detector 40.例文帳に追加

マルチフィンガーＦＥＴからなる高周波電力増幅器において、各ＭＯＳトランジスタのゲートにＲＦ入力信号が印加されてドレイン領域８からＲＦ出力が取り出されているときに、各ＭＯＳトランジスタ２のドレイン端に発生しゲート１０の第２電極に蓄積されるホットエレクトロンの量は、電荷量検出器４０によって検出される。 - 特許庁

A gate oxide film 3, a polysilicon film 4 becoming a gate electrode, and a sidewall 5 are formed on a silicon substrate 1, a source-drain region is formed by introducing impurities by ion implantation, and then a cobalt film 6 is deposited, and a first phase cobalt silicide film 7 is formed by first heat treatment on the silicon substrate 1 and the polysilicon film 4 before the unreactive cobalt film 6 is removed.例文帳に追加

シリコン基板１上にゲート酸化膜３、ゲート電極となるポリシリコン膜４、サイドウォール５を形成し、イオン注入による不純物導入によってソース、ドレイン領域を形成した後、コバルト膜６を堆積し、第１の熱処理で第１相のコバルトシリサイド膜７をシリコン基板１およびポリシリコン膜４上に形成し、未反応のコバルト膜６を除去する。 - 特許庁

A manufacturing method for a semiconductor device including a thin film transistor including a gate electrode 103, a gate insulation film 105 containing nitrogen, and a channel region formed using microcrystalline semiconductor films 107 and 109 comprises: performing plasma treatment in a manner that the gate insulation film is exposed to plasma in an oxidation gas atmosphere including hydrogen and an oxidation gas including an oxygen atom; and forming the microcrystalline semiconductor films on the gate insulation film.例文帳に追加

本発明の一態様は、ゲート電極１０３、窒素を含むゲート絶縁膜１０５、微結晶半導体膜１０７，１０９によって形成されたチャネル領域を有する薄膜トランジスタを備えた半導体装置の作製方法であって、前記ゲート絶縁膜を、酸素原子を含む酸化ガスと水素とを有する酸化ガス雰囲気のプラズマに曝すプラズマ処理を行い、前記ゲート絶縁膜上に前記微結晶半導体膜を形成し、前記酸化ガス雰囲気における前記水素の量をａとし、前記酸化ガスの量をｂとした場合に下記式（１）、（２）を満たすことを特徴とする半導体装置の作製方法。 - 特許庁

The thin film transistor having at least a gate electrode, a semiconductor layer, a source electrode and a drain electrode formed on a support is fabricated through a step for forming an insulating region exhibiting repellence to electrode material, and a step for forming the source electrode and the drain electrode by feeding a fluid electrode material to the insulating region and dividing the fluid electrode material at the insulating region.例文帳に追加

支持体上に、少なくともゲート電極、半導体層、ソース電極及びドレイン電極を有する薄膜トランジスタにおいて、電極材料反発性を有する絶縁性領域を形成する工程、次いで、該絶縁性領域に流動性電極材料を供給して、該流動性電極材料が前記絶縁性領域で分断されることにより、該ソース電極及び該ドレイン電極の各々が形成される工程を経て、製造されたことを特徴とする薄膜トランジスタ。 - 特許庁

Before stored information is read from the memory transistors, the control circuit applies voltage for rejecting temporarily RTS occurrence cause electrons (B) existing in a RTS depending region (A) consisting of boundaries 37A, 37C and a bulk 37B of the gate insulation film and voltage for catching temporarily the RTS occurrence cause electrons in the RTS depending region to selection terminals of the memory transistors.例文帳に追加

制御回路は、メモリトランジスタから記憶情報を読み出す前に、界面（３７Ａ、３７Ｃ）とゲート絶縁膜のバルク（３７Ｂ）からなるＲＴＳ依存領域（Ａ）に存在するＲＴＳ発生要因電子（Ｂ）を一時的に排除するための電圧、又はＲＴＳ依存領域にＲＴＳ発生要因電子を一時的に捕獲するための電圧を、メモリトランジスタの選択端子に印加する。 - 特許庁

A second conductivity emitter region 18 is formed inside the first conductivity body layer 12, and a gate electrode 22 to the second conductivity drift layer 10 through the second conductivity emitter region 18 is formed.例文帳に追加

ドレイン電極２、高濃度第１導電型半導体基板４、高濃度第２導電型バッファ層６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層し、第１導電型ボディ層１２内に第２導電型エミッタ領域１８を形成し、第２導電型エミッタ領域１８を貫通して第２導電型ドリフト層１０に達するゲート電極２２を形成する。 - 特許庁

A channel layer 14 functioning as a current path between the source electrode 21 and drain electrode 22 is provided in a region including an opposition region of the gate electrode 24 and the pair of groove portions 25, and each of the groove portions 25 is formed in an inverted mesa shape, wherein the source electrode 21 and drain electrode 22 extend in opposite directions, toward the channel layer 14.例文帳に追加

ゲート領域２４および一対の溝部２５との対向領域を含む領域には、ソース電極２１とドレイン電極２２との間の電流路として機能するチャネル層１４が設けられており、各溝部２５は、このチャネル層１４側に向かうにつれて、断面形状がソース電極２１およびドレイン電極２２の対向方向に延伸する逆メサ形状となっている。 - 特許庁

This blooming stopper 170 secures a region as a readout gate, where signal charges flow from the photosensor 13 to the vertical CCD transfer register 12 in a region above the blooming stopper 170, and stops signal charges overflowed at the deep part of the N layer 131 of the photosensor 13 from leaking to the side of the vertical CCD transfer register 12 in the area blow it.例文帳に追加

このようなブルーミングストッパ部１７０により、その上層領域では、フォトセンサ１３から垂直ＣＣＤ転送レジスタ１２に信号電荷が流れる読み出しゲート部としての領域を確保するとともに、その下層領域においてはフォトセンサ１３のＮ層１３１の深部で溢れた信号電荷が垂直ＣＣＤ転送レジスタ１２側に漏洩するのを阻止する。 - 特許庁

A memory peripheral circuit generates a first voltage (drain voltage Vd) and a second voltage (gate voltage Vg), applies Vd to the second source-drain region SBL and Vg to the word line WL during the data writing operation, and implants the hot-electron HE secondarily generated due to collision by electrolytic dissociation to the charge accumulating film CHS from the side of the second source-drain region SBL.例文帳に追加

メモリ周辺回路は、データの書き込み時に、第１の電圧（ドレイン電圧Ｖｄ）と第２の電圧（ゲート電圧Ｖｇ）を生成し、Ｖｄを第２のソース・ドレイン領域ＳＢＬにＶｇをワード線ＷＬに印加し、電離衝突に起因して２次的に発生させたホットエレクトロンＨＥを第２のソース・ドレイン領域ＳＢＬ側から電荷蓄積膜ＣＨＳに注入させる。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate 30 on which source and drain regions 32 and 34 and a channel region 36 are provided, a silicon oxide layer 41 formed on the channel region 36, a transition metal oxide layer 44 comprising a trap particle for trapping an electron on the silicon oxide layer 41, and a gate electrode 48 formed on the transition metal oxide layer 44.例文帳に追加

ソース及びドレイン領域３２、３４とチャンネル領域３６とが設けられた半導体基板３０、チャンネル領域３６上に形成されたシリコン酸化物層４１、シリコン酸化物層４１上に電子をトラップするトラップパーチクルを含む転移金属酸化物層４４、及び転移金属酸化物層４４上に形成されたゲート電極４８を備える不揮発性メモリ素子。 - 特許庁

In the method for fabricating a semiconductor device where an MOS transistor having a gate insulating film 15b and a capacitance element 17 having a capacitance insulating film 15a are formed on a semiconductor substrate 11, an isolation region 12 is formed on the semiconductor substrate 11 and then a lower electrode 13 of silicon having impurity concentration of about 1×10^19 cm^-3 or above is formed on the isolation region 12.例文帳に追加

半導体基板１１に、ゲート絶縁膜１５ｂを有するＭＯＳトランジスタと、容量絶縁膜１５ａを有する容量素子１７とを形成する半導体装置の製造方法は、半導体基板１１に素子分離領域１２を形成した後、素子分離領域１２上に、不純物濃度が約１×１０^19ｃｍ^-3以上のシリコンからなる下部電極１３を形成する。 - 特許庁

In the semiconductor device including an N-type MOS transistor 701 for an internal element and a P-type MOS transistor 711 for an internal element provided in an internal circuit region and an N-type MOS transistor 721 for ESD protection provided between an external connection terminal and the internal circuit region, a gate electrode of the N-type MOS transistor 721 for ESD protection is formed of P-type polysilicon.例文帳に追加

内部回路領域に内部素子のＮ型ＭＯＳトランジスタ７０１と内部素子のＰ型ＭＯＳトランジスタ７１１を有し、外部接続端子と前記内部回路領域との間にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のゲート電極はＰ型のポリシリコンにより形成した。 - 特許庁

At least one end side of a semiconductor layer 14a is arranged outside a region for forming the parasitic capacitance Cgd while one end side separates from the end side of the region for forming the parasitic capacitance Cgd, by not less than the distance of tolerance Δe in the relative position deviation of the gate electrode 14G, the semiconductor layer 14a, a source electrode 14S, and the drain electrode 14D.例文帳に追加

この半導体層１４ａの少なくとも一端辺を、前記寄生容量Ｃｇｄを形成する領域の端辺から、ゲート電極１４Ｇ、半導体層１４ａ、ソース電極１４Ｓおよびドレイン電極１４Ｄの相対的な位置ずれの許容誤差Δｅの距離よりも離れて、前記寄生容量Ｃｇｄを形成する領域の外側に配置する。 - 特許庁

In the solid-state imaging apparatus 10 whereon a plurality of photodiodes in an imaging region and each MOS transistor in its peripheral circuit region are loaded together, a reflection preventing film 7 of a photodiode surface and a sidewall 9 provided to a side wall of a gate electrode 3 of the MOS transistor are formed simultaneously in the same process, by photolithograpy and dry etching by laminating three layers of insulating films 4 to 6.例文帳に追加

撮像領域の複数のフォトダイオードとその周辺回路領域の各ＭＯＳトランジスタが混載された固体撮像装置１０において、フォトダイオード表面の反射防止膜７と、ＭＯＳトランジスタのゲート電極３の側壁に設けられるサイドウォール９とを、３層の絶縁膜４〜６を積層してフォトリソグラフィーとドライエッチングにより同時に同一工程で形成する。 - 特許庁

The semiconductor memory 50 comprises a word line WL, a global bit line GBL, and a local bit line LBL arranged while crossing one another, a memory cell array region 1 containing a plurality of ferroelectric memory cells 3 connected to the word line WL and local bit lines LBL, and a transfer gate transistor 4 arranged at the lower portion of the memory cell array region 1.例文帳に追加

この半導体記憶装置５０は、互いに交差するように配置されたワード線ＷＬとグローバルビット線ＧＢＬおよびローカルビット線ＬＢＬと、ワード線ＷＬおよびローカルビット線ＬＢＬに接続された複数の強誘電体メモリセル３を含むメモリセルアレイ領域１と、メモリセルアレイ領域１の下方に配置されたトランスファゲートトランジスタ４とを備えている。 - 特許庁

In the MOS semiconductor device which is formed in an element region defined by element isolation regions 14 formed on a semiconductor substrate 8, covering parts 10 are provided for covering at least ends 22 of the element region, and the covering parts 10 are made of the same material as the material 10 of the side walls of a gate 12.例文帳に追加

半導体基板８上に形成された素子分離領域１４で画定された素子領域内に形成されたＭＯＳ型の半導体装置において、前記素子領域の端部２２を少なくとも覆うための被覆部１０を設け、この被覆部１０を前記半導体装置のゲート１２の側壁の材料１０と同一の材料で形成したことを特徴とする。 - 特許庁

Each of the memory cells 50 in the nonvolatile semiconductor storage device comprises an n-type source region 16a and a drain region 16c that are formed on the main surface of a semiconductor substrate 1; and stack gate electrodes 37a, 37b mutually independently formed on the main surface of the semiconductor substrate 1 sandwiched between the source and drain regions 16a, 16c.例文帳に追加

本発明の不揮発性半導体記憶装置におけるメモリセル５０の各々は、半導体基板１の主表面に形成されたｎ型のソース領域１６ａおよびドレイン領域１６ｃと、ソース領域１６ａとドレイン領域１６ｃとに挟まれる半導体基板１の主表面上に、互いに独立して形成されたスタックゲート電極３７ａ、３７ｂとを備えている。 - 特許庁

There are a variety of views about the origin of the word 'Yamato': the area is a region surrounded by mountains; the Yamato Dynasty located in this region originated in an area called 'Yamato'; 'Yamato' means 'Sanmon' (temple gate) and the name of a place of belief in nature that gods exist in mountains was changed to a country name; or it was developed in the area centered around Mt. Miwa and Yamato. 例文帳に追加

「やまと」の語源は山に囲まれた地域であるからと言う説、この地域を拠点としたヤマト王権が元々「やまと」と言う地域に発祥したためとする説、「やまと」は元は「山門」であり山に神が宿ると見なす自然信仰の拠点であった地名が国名に転じたとする説、三輪山から山東（やまとう）を中心に発展したためとする説など諸説ある。 - Wikipedia日英京都関連文書対訳コーパス

To provide a semiconductor device containing a MOSFET wherein influence of thermal process is little, control of a threshold value is easy when micronization is advanced, and a source/drain region and a gate are constituted of mutually inverse conductivity type semiconductor, and a method of manufacturing the device.例文帳に追加

熱工程の影響を受け難く、微細化が進んでもしきい値の制御が容易に行なえる、ソース，ドレイン領域とゲートが互いに逆導電型の半導体で構成されるＭＯＳＦＥＴを含んだ半導体装置及びその製造方法を提供する。 - 特許庁

Ion implantation carried out for the formation of the LDD layers of MOS transistors 3 and 4 are performed in a state, where only an L-shaped silicon nitride film of an emitter/base forming region 17 is left unremoved, while an L-shaped silicon nitride film located by the side of the gate electrodes 18C and 18D is removed.例文帳に追加

各ＭＯＳトランジスタ３，４のＬＤＤ層３５，３６形成のためのイオン注入は、エミッタ・ベース形成領域１７のＬ字型シリコン窒化膜３２Ａのみ残し、ゲート電極１８Ｃ，１８Ｄ側方のＬ字型シリコン窒化膜を除去した状態で行なう。 - 特許庁

To simplify the shapes of an element active region and a gate electrode, facilitate pattern formation in a lithography process, reduce registration deviation of resist patterns, and relieve design rule of a divided path of a word line while variation in storage characteristics of a semiconductor storage device is prevented.例文帳に追加

素子活性領域およびゲート電極の形状の単純化を図り、リソグラフィ工程におけるパターン形成を容易にし、レジストパターンの合わせずれを低減して、半導体メモリの記憶特性の変動を防止しつつ、ワード線の分路の設計ルールの緩和を図る。 - 特許庁

A thin film transistor formed on a substrate 1 having a micromachined protruding/recessed surface 2 wherein a source and a drain are formed at adjacent protrusions of the protruding/recessed surface 2 and a channel and a gate are formed in the recess region between the protrusions.例文帳に追加

微細加工された凹凸面２を有する基板１上に形成された薄膜トランジスタであって、その凹凸面２の隣接する凸部にソースとドレインを形成し、その凸部間の凹部領域にチャネルとゲートを形成することにより、上記課題を解決した。 - 特許庁

The operating point shift circuit 25 comprises the fourth MOSFET 4 connected to the third MOSFET 3 in parallel and a voltage supply source 14 for supplying the fourth MOSFET 4 with a gate voltage which makes the fourth MOSFET 4 operate in a saturation region.例文帳に追加

この動作点シフト回路25は、第３のＭＯＳＦＥＴ３と並列接続される第４のＭＯＳＦＥＴ４と、第４のＭＯＳＦＥＴ４を飽和領域で動作させるゲート電圧を第４のＭＯＳＦＥＴ４に供給する電圧供給源14と、からなる。 - 特許庁

On the surface of a silicon substrate 1, a gate oxide film 3 is formed, thereon an N-type polycrystalline silicon film 4 is formed, furthermore thereon a silicon nitride film 5 for preventing impurity diffusion is formed, and the films 3, 4, 5 are patterned so as to left in an NMOS region.例文帳に追加

シリコン基板１の表面上にゲート酸化膜３を形成し、その上にｎ型の多結晶シリコン膜４を形成し、さらにその上に不純物拡散防止用のシリコン窒化膜５を形成し、これらをｎＭＯＳ領域に残すようにパターニングする。 - 特許庁

A part of the gate insulation film on at least a partial region in the lengthwise direction of a route connecting the first and second impurity diffusion regions has a multilayer structure of a first insulation film, a charge trap film, and a second insulation film laid in this order.例文帳に追加

ゲート絶縁膜のうち、第１と第２の不純物拡散領域を結ぶ経路の長さ方向の少なくとも一部の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積層された積層構造を有する。 - 特許庁

The semiconductor device has a FIN-type transistor whose gate electrode 3 winds itself around a body region 8 formed in the SOI layer 10, and a planer type transistor formed in the SOI layer 10 by applying complete and incomplete separations jointly for element separation.例文帳に追加

そして、本発明は、ＳＯＩ層１０に形成されたボディ領域８にゲート電極３が巻きついたＦＩＮ型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、ＳＯＩ層１０に形成されたプレーナ型のトランジスタとを備える。 - 特許庁

A second conductive padding diffusion layer 22 is formed in a part over the second conductive semiconductor layer 21 and the first conductive semiconductor layer 23 in a region where at least a first conductive high voltage system insulated gate version transistor B is formed.例文帳に追加

少なくとも第１導電型高電圧系絶縁ゲート型トランジスタＢを形成する領域の、第２導電型の半導体層２１と第１導電型の半導体層２３とに跨る部分に、第２導電型の埋め込み拡散層２２が形成されている。 - 特許庁

The electrode pair in the second region comprises a first electrode electrically connected to at least one of the gate line and the data line via another TFT, and a second electrode electrically connected so as to apply a second voltage to a second common line.例文帳に追加

第２領域の電極ペアは、もう１つのＴＦＴによってゲートライン及びデータラインの少なくとも１つに電気的に接続された第１電極及び第２コモンラインによって第２電圧が印加されるように電気的に接続された第２電極を含む。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

In this case, impurity in the source/drain region is diffused in solid phase on a surface of the substrate under the gate-sidewall insulating film 9 through the polycrystalline silicon film 4, and extensions 13p and 13n with a very shallow and abrupt density profile are formed.例文帳に追加

このとき、ソース／ドレイン領域１１ｐ，１１ｎ中の不純物が多結晶シリコン膜４を介してゲート側壁絶縁膜９下の基板表面に固相拡散し、非常に浅く急峻な濃度プロファイルを持つエクステンション１３ｐ，１３ｎが形成される。 - 特許庁

An NMOS (n-pole metal insulator transistor) and a PMOS (p-pole metal insulator transistor), whose gate electrodes 10n, 10p are constituted of a conductive type silicon film reversed to the conductive type semiconductor region for source drain, are formed in a first circumferential circuit unit which requires low consumption operation and a memory unit.例文帳に追加

低消費動作が要求される第１の周辺回路部およびメモリセル部には、ゲート電極１０ｎ，１０ｐがソース・ドレイン用の半導体領域の導電型とは逆の導電型のシリコン膜で構成されたＮＭＯＳ，ＰＭＯＳを形成する。 - 特許庁

In an Ar ion implantation step, ion implantation conditions (1.0×10^14 ions/cm^2 or less, at 10 keV) are provided not for making noncrystalline but for reforming near the surface of a source/drain region 9 and the surface of a polycrystalline silicon control gate 7.例文帳に追加

Ａｒイオン注入工程において、ソース/ドレイン領域９の表面および多結晶シリコン制御ゲート７の表面付近を非晶質化しないが改質するようなイオン注入条件(１.０×１０^１４イオン数/ｃｍ^２以下、１０ｋｅＶ)とした。 - 特許庁

In the radiation region of the parallel electron beams ESW, a plurality of resist patterns REG1(1)-REG(4) which correspond to a plurality of gate electrodes in which variation of dimensions may be generated are contained, the variation of each dimension of the plurality of resist patterns is reflected on the substrate current Ik.例文帳に追加

平行電子線ＥＳＷの照射領域には、寸法のバラツキが発生し得る複数のゲート電極に対応する複数のレジストパターンＲＥＧ１（１）〜ＲＥＧ（４）が含まれ、この複数のレジストパターンの各寸法のバラツキが基板電流Ｉｋに反映される。 - 特許庁

After a polycrystalline silicon film 6 and a silicon oxide film are deposited on a substrate 1 one by one via a gate insulated film 5, a groove is formed in a prescribed region of the silicon oxide film, and a silicide film 9a is formed on the surface of the exposed polycrystalline silicon film 6.例文帳に追加

基板１上にゲート絶縁膜５を介して多結晶シリコン膜６および酸化シリコン膜を順次堆積した後、酸化シリコン膜の所定領域に溝を形成し、露出した多結晶シリコン膜６の表面にシリサイド膜９ａを形成する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

To provide a technology which ensures removal of a silicide protection film (SP film) on a semiconductor substrate in a region for forming a silicide film, while reducing deterioration in the performance of a semiconductor device even when a distance between gate structures is reduced.例文帳に追加

ゲート構造間の距離が小さくなった場合であっても、半導体装置の性能の劣化を低減しつつ、シリサイド膜が形成される領域における半導体基板上のシリサイドプロテクション膜（ＳＰ膜）を確実に除去することが可能な技術を提供する。 - 特許庁

A P type semiconductor region for forming an N type insulated gate field effect transistor employs high energy ion implantation in order to attain such a concentration profile as having peaks in the vicinity of source and drain thereof and the final heat treatment is carried out in hydrogen atmosphere of about 430°C.例文帳に追加

特にＮ型絶縁ゲ−ト電界効果トランジスタを形成するＰ型半導体領域はそのソース、ドレイン近傍にピークを持つ濃度プロファイルとなるよう高エネルギーイオン注入を用い、最終熱処理工程は４３０℃程度の水素雰囲気で行うものとする。 - 特許庁

To shorten transit time of an electron in a high electric field region by locally forming the high electric field on the source end of a channel immediately below a gate electrode and implement excellent high speed operation of a transistor in a GaN based heterostructure field effect transistor.例文帳に追加

ＧａＮ系ヘテロ構造電界効果トランジスタにおいて、ゲート電極直下のチャネルのソース端に局所的に高電界領域を形成することで同領域における電子の走行時間を短縮し、同トランジスタの優れた高速動作を実現する。 - 特許庁

A nickel silicide layer 114 is formed on the gate electrode in a silicide formation region A and on the source drain diffusion layer, and the first side wall 108 has resistance to an etching material when the second side wall 109 is etched.例文帳に追加

シリサイド形成領域Ａにおけるゲート電極の上部及びソースドレイン拡散層の上部にはニッケルシリサイド層１１４が形成されており、第１のサイドウォール１０８は、第２のサイドウォール１０９をエッチングする際のエッチング材に対して耐性を有している。 - 特許庁

To improve the characteristics of a TFT 50 by surely exfoliating part of a semiconductor substrate 1 along an exfoliation layer 17, and forming it relatively thin in a region opposite to a gate electrode 8 while forming relatively thick in the other regions.例文帳に追加

半導体基板１に対し、その一部を剥離層１７に沿って確実に剥離すると共に、ゲート電極８に対向する領域では比較的薄くする一方、その他の領域では比較的厚く形成することにより、ＴＦＴ５０の特性を向上させる。 - 特許庁

While taking account of a case where high accuracy dimensional control by double exposure is impossible, a part superposed with an impurity region pattern constituting a source-drain electrode is removed from the object of enlargement and superposition for a gate electrode pattern.例文帳に追加

２重露光による高精度な寸法コントロールが不可能な場合を考慮して、ゲート電極パターンに関してはソース・ドレイン電極を構成するための不純物領域パターンと重なる部分を前記拡大及び重ね合わせ処理の対象から除外する。 - 特許庁

The gist includes: to form a low-resistance oxide semiconductor layer as a source or drain region after forming a drain or source electrode layer over a gate insulating layer; and then to form an oxide semiconductor film thereover as a semiconductor layer.例文帳に追加

ゲート絶縁層上に、ドレイン電極層またはソース電極層を形成した後、低抵抗な酸化物半導体層をソース領域またはドレイン領域として形成し、その上に半導体層として酸化物半導体膜を形成することを要旨とする。 - 特許庁

The semiconductor switching device 10 having a bidirectional switching function comprises a first and a second main electrode 13, 14 on a main semiconductor region 12; a first and a second gate electrode 15, 16; and a first and a second electrode 17, 18 for forming diodes.例文帳に追加

双方向スイッチ機能を有する半導体スイッチング装置１０は、主半導体領域１２上に第１及び第２の主電極１３，１４と第１及び第２のゲート電極１５，１６と第１及び第２のダイオード形成用電極１７，１８とを有する。 - 特許庁

After forming a polycrystal silicon 4 as a hetero semiconductor region in contact of hetero-junction with a semiconductor base material on the front surface of an epitaxial layer 2 constituting the semiconductor base material, uneven surface on the front surface of the polycrystal silicon 4 is flattened before formation of a gate insulating film 6.例文帳に追加

半導体基体を構成するエピタキシャル層２表面に該半導体基体とヘテロ接合するヘテロ半導体領域として多結晶シリコン４を形成した後、ゲート絶縁膜６を成膜する前に、多結晶シリコン４の表面の凹凸を平坦化する。 - 特許庁

A first insulating layer 22 having the gate opening and source/ drain openings is formed on a substrate, an LDD resist mask is formed on the first insulation layer, and ions are implanted through the source/drain openings so as to form a lightly doped first drain region 34 on the substrate.例文帳に追加

基板上にゲート開口部とソース／ドレーン開口部を有する第一絶縁層２２を形成し、第一絶縁層上にＬＤＤレジストマスクを形成し、基板に軽くドープした第一ドレーン領域３４を形成すべくソース／ドレーン開口部を通じてイオンを打ち込む。 - 特許庁