「gate region」に関連した英語例文の一覧と使い方(84ページ目) - Weblio英語例文検索

Furthermore, a LOCOS oxide film 180a is formed on the surface of the silicon substrate 110 in the N well drain region 160, and the LOCOS oxide film 180a has a constricted portion in a sectional view and the gate electrode 130 is formed straddling the constricted portion.例文帳に追加

さらに、Ｎウェルドレイン領域１６０内のシリコン基板１１０表面に、ＬＯＣＯＳ酸化膜１８０ａが形成され、ＬＯＣＯＳ酸化膜１８０ａは、断面視においてくびれ部を有しており、ゲート電極１３０はくびれ部を跨ぐように形成されている。 - 特許庁

A pn junction is formed in the gate electrode region generated by two dimensional electron gas generated in the interface between the undope AlGaN layer 604 and the undope GaN layer 603, and by the first p-type AlGaN layer 605 and the second p-type AlGaN layer 607.例文帳に追加

アンドープＡｌＧａＮ層６０４とアンドープＧａＮ層６０３との界面で発生する２次元電子ガスと第１のｐ型ＡｌＧａＮ層６０５および第２のｐ型ＡｌＧａＮ層６０７とによって生じるｐｎ接合がゲート領域に形成される。 - 特許庁

When electrostatic discharge is generated to the terminal 2 of an IC 11, gate potential becomes higher at a portion on the central side of a cell region composed of a plurality of assembled single cells so that the portion is brought into an on-state by coupling by the parasitic capacitance of an MOS transistor 12.例文帳に追加

ＩＣ１１の端子２に対し静電気放電が生じた時、ＭＯＳトランジスタ１２の寄生容量による結合により、単一セルが複数集合してなるセル領域の中央側部分のゲート電位が上昇し当該部分がオン状態となる。 - 特許庁

The nonvolatile memory integrated circuit device includes a semiconductor substrate, a source and a drain formed in the semiconductor substrate, a stepped recess channel formed between the source and the drain, a trap structure including a multitude of nano-crystals for storing electric charge laid out on a region of the stepped recess channel, and a gate on the trap structure.例文帳に追加

半導体基板、半導体基板内に形成されたソース／ドレーン、ソース／ドレーンの間に形成されたステップリセスチャネル、ステップリセスチャネル領域上の多数の電荷貯蔵ナノクリスタルを含むトラップ構造物及びトラップ構造物上のゲートを含む。 - 特許庁

A bottom insulating layer 14, a layer of a super-lattice structure having a sandwich structure in which intermediate insulating layers 16A, 16B are inserted into between electronic accumulated layers 15A, 15B and 15C, a top insulating layer 17, and a gate electrode 18 are laminated sequentially on the upper surface of a channel region.例文帳に追加

チャネル領域の上面に、ボトム絶縁層１４と、電子蓄積層１５Ａ，１５Ｂ，１５Ｃの間に中間絶縁層１６Ａ，１６Ｂを介挿させサンドイッチ構造とした超格子構造の層と、トップ絶縁層１７と、ゲート電極１８とを順次積層する。 - 特許庁

A transistor electrode is formed, where the transistor electrode has a polysilicon single-layer structure, extends a floating gate electrode 8 in an active region, reads the data of the semiconductor non-volatile memory, and is used as a write electrode for rewriting the data of the non-volatile memory and an erasure electrode.例文帳に追加

ポリシリコン１層構造で、活性領域にフローティングゲート電極８を延設し半導体不揮発メモリのデータを読み出すトランジスタ電極を形成し、トランジスタ電極を不揮発性メモリのデータを書き換える書込み電極と消去電極として用いる。 - 特許庁

Light is applied from a lower part to perform back exposure, wherein a shadow generated by a light-shielding region of the mask and that generated by the gate electrode 320 become non-exposure regions of a resist layer, and patterning is performed to form the source and drain electrodes 350, 360.例文帳に追加

下方から光を照射し、マスクの遮光領域によって生じる影とゲート電極３２０によって生じる影とが、レジスト層の非露光領域となるような背面露光を行い、パターニングしてソース電極３５０およびドレイン電極３６０を形成する。 - 特許庁

Then, the first metal outside the region in which the first metal remains is selectively removed to the gate insulating film by using a mixed solution of H_2O_2 and H_2SO_4, a mixed solution of H_2O_2 and HCl, a mixed solution of H_2O_2, NH_3 and H_2O, etc.例文帳に追加

次に、Ｈ_２Ｏ_２とＨ_２ＳＯ_４の混合液、Ｈ_２Ｏ_２とＨＣｌとの混合液、Ｈ_２Ｏ_２とＮＨ_３とＨ_２Ｏとの混合液などを用いて、第１の金属を残存させる領域外の第１の金属をゲート絶縁膜に対して選択的に除去する。 - 特許庁

The electrode pair in the first region comprises a first electrode electrically connected to at least one of a gate line and a data line via a switching element TFT, and a second electrode electrically connected so as to apply a first voltage through a first common line.例文帳に追加

第１領域の電極ペアは、スイッチング素子ＴＦＴによってゲートライン及びデータラインの少なくとも１つに電気的に接続された第１電極と、第１コモンラインによって第１電圧が印加されるように電気的に接続された第２電極とを含む。 - 特許庁

This configuration makes it possible to attract an electric field of a portion surrounded by the source electrode 21 of the second drain plug 33 by a source potential and to somewhat suppress an electric field from the surrounded portion to the "boundary between the portion below the gate electrode 11 and the drain region 5".例文帳に追加

このような構成であれば、第２ドレインプラグ３３のソース電極２１によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極１１下とドレイン領域５との境界部分」への電界がある程度抑えられる。 - 特許庁

This EPROM comprises a well region (120) which is deployed in a semiconductor substrate (110) and comprises an electric contact (110), a trap charge layer (160) which is deployed on the semiconductor substrate, and the control gate (170) which is deployed on the trap charge layer.例文帳に追加

半導体基板（１１０）内に配置され、電気接点（１１０）を具備するウェル領域（１２０）と、前記半導体基板上に配置されるトラップチャージ層（１６０）と、前記トラップチャージ層の上に配置される制御ゲート（１７０）と、を有することを特徴とする。 - 特許庁

To provide a manufacturing method of a semiconductor device, which can secure a gate work margin and can suppress the fluctuations of transistor characteristic by reducing the drop of a trench end part in the semiconductor device, where an element isolation region by means of STI(shallow trench isolation) is formed.例文帳に追加

ＳＴＩによる素子分離領域が形成された半導体装置において、トレンチ端部の落ち込みを低減することにより、ゲート加工マージンを確保でき、また、トランジスタ特性の変動を抑制できる半導体装置の製造方法を提供する。 - 特許庁

The reduction in size of the element and a decrease in the leakage current are made compatible by connecting gate electrodes 15 of the plurality of thin film transistors therebetween only by a region 13b in which an impurity is implanted in a low concentration in a polycrystal semiconductor thin film used for an active layer.例文帳に追加

複数個の薄膜トランジスタのゲート電極１５間を、活性層に用いる多結晶半導体薄膜に不純物を低濃度に注入した領域１３ｂのみで接続することにより素子サイズの縮小とリーク電流の減少を両立させる。 - 特許庁

The LDD region 4707 for a current control TFT 4704 and a power supply control TFT is so formed as to be partially superposed on the gate electrode and has a structure of giving a priority to the prevention of hot carrier filling and the reduction of the off current value.例文帳に追加

電流制御用ＴＦＴ４７０４及び電源制御用ＴＦＴのＬＤＤ領域４７０７は、ゲート電極に一部が重なるように形成され、ホットキャリア注入の防止とオフ電流値の低減に重点をおいた構造となっている。 - 特許庁

In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

By providing the gate 61 in the region described above, the resin reaches a surface 23e from the surface 23h with the shortest resin flow length and also reaches end parts of respective recessed parts 23p, 23q near an opening with relatively short resin flow length after passing its both sides.例文帳に追加

ゲート６１を上記の領域に設けることにより、樹脂が面２３ｈから最も短い樹脂流動長で面２３ｅに達するとともに、その両サイドを通って比較的短い樹脂流動長で各凹部２３ｐ・２３ｑの開口部付近の端部まで達する。 - 特許庁

To provide the method of manufacturing a semiconductor device, in which a sidewall insulating film covering the side surface of a gate electrode of a first element is formed while the occurrence of a damage caused by etching on a region on which a second element of a semiconductor substrate is formed is suppressed.例文帳に追加

半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供する。 - 特許庁

A p-base layer 3, an n-source layer 4, a gate electrode 11 and an emitter electrode 14a which serves as an IGBT are formed in a first region R1 on a first principal plane of an n-type semiconductor substrate 1, and a collector electrode 15 is formed on a second principal plane.例文帳に追加

ｎ型の半導体基板１の第１主表面の第１領域Ｒ１には、ＩＧＢＴとなる、ｐベース層３、ｎソース層４、ゲート電極１１、エミッタ電極１４ａが形成され、第２主表面には、コレクタ電極１５が形成されている。 - 特許庁

A body region 4 is provided on a part of the drift layer 3, has a channel 41 switched by a gate electrode 93, and has an impurity concentration N_1b of the first conductivity type and an impurity concentration N_2b of a second conductivity type larger than the impurity concentration N_1b.例文帳に追加

ボディ領域４は、ドリフト層３の一部の上に設けられ、ゲート電極９３によってスイッチングされるチャネル４１を有し、第１導電型の不純物濃度Ｎ_1bと、不純物濃度Ｎ_1bよりも大きい第２導電型の不純物濃度Ｎ_2bとを有する。 - 特許庁

A side wall insulating film 21 of the control gate includes a first part which covers at least part of the projection 8 without covering the silicide region 22 and a second part which is provided to be continuous from the first part and covers the second side surface to be contacted therewith.例文帳に追加

そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 - 特許庁

Each of transistor elements comprises a drain 4 and a source 5 configured with a n-type diffusion layer, a gate 3 formed on a channel region between the drain 4 and the source 5, and the well contact 1 configured of a p-type diffusion layer at a position adjacent to the drain 4.例文帳に追加

各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、ドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ドレイン４に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。 - 特許庁

A plurality of pixels including a photoelectric conversion device PD and a pixel transistor are arranged, and a channel width of a transfer gate 21 in the transfer transistor of the pixel transistors is formed wider on the side of a floating diffusion (FD) region 20 than on the side of the photoelectric conversion device PD.例文帳に追加

光電変換素子ＰＤと画素トランジスタからなる画素が複数配列され、画素トランジスタのうちの転送トランジスタにおける転送ゲート２１のチャネル幅が、前記光電変換素子ＰＤ側よりフローティングディフージョン（ＦＤ）領域２０側で広くして成る。 - 特許庁

The MOS device, further has at least one electrically conductive trench that is formed in the second layer between the gate and the second source/drain region, and the trench is formed near the top surface of the semiconductor layer, thus extending approximately vertically with respect to the substrate by way of the second layer.例文帳に追加

ＭＯＳデバイスはゲートと第２のソース／ドレイン領域の間の第２の層に形成された少なくとも１つの導電性トレンチをさらに備え、トレンチは半導体層の上面の近傍に形成され、第２の層を通って基板までほぼ垂直に延びる。 - 特許庁

In a trench MOS gate structure, at the side wall of a trench (T) held there between an n-type base layer (1) and an n-type source region (3), a p-type channel layer (12) whose density is higher than a p-type base layer (2) having flat density distribution to the depth wise direction of the trench is formed.例文帳に追加

トレンチＭＯＳゲート構造において、ｎ型ベース層（１）とｎ型ソース領域（３）に挟まれたトレンチ（Ｔ）側壁部に、ｐ型ベース層（２）よりも濃度が高く、トレンチの深さ方向に対してフラットな濃度分布を持つｐ型チャネル層（１２）を形成する。 - 特許庁

An activated p-type impurity is doped to a region underlying the gate electrode of the polycrystalline semiconductor layer, and the activated n-type impurity is doped to a region excluding an area underlying the gate electrode.例文帳に追加

本発明による多結晶半導体層を有するトランジスタを用いた画像表示装置は、多結晶半導体層は上面に絶縁膜を介してゲート電極が形成されており、このゲート電極の一方の側の多結晶半導体層をドレイン領域、他方の側の多結晶半導体層をソース領域とするもので、多結晶半導体層の前記ゲート電極の下側の領域には活性化されたｐ型不純物が注入されており、多結晶半導体層の前記ゲート電極の下側以外の領域には活性化されたｎ型不純物が注入されているというものである。 - 特許庁

Subsequently, a semiconductor region is formed using a part of the crystalline semiconductor film, a source electrode and a drain electrode touching the semiconductor region electrically are formed, and a gate interconnect line connected with the gate electrode is formed, thus forming the inverse stagger TFT.例文帳に追加

本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒元素を有する層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。 - 特許庁

Subsequently, a semiconductor region is formed using a part of the crystalline semiconductor film, a source electrode and a drain electrode touching the semiconductor region electrically are formed, and a gate interconnect line connected with the gate electrode is formed, thus forming the inverse stagger TFT.例文帳に追加

本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒金属層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。 - 特許庁

The trench bottom corners are each formed in an arcuate shape having a radius of curvature of 200 nm or more, a doped polysilicon layer is deposited thick enough to be used as an ion implanting mask for forming the source region, and then the doped layer is thinned to be a gate electrode at a TLPM only so that the gate electrode end contacts an oxide film on the arcuate part of the trench bottom corner.例文帳に追加

トレンチ底部角部を、曲率半径が２００ｎｍ以上の円弧形状にし、ドープトポリシリコン層を、ソース領域の形成のためのイオン注入マスクとして充分使用できる程度に厚く被覆した後に、ＴＬＰＭ部のみゲート電極となるドープトポリシリコン層を薄くして、トレンチ底部角部の円弧上の酸化膜に前記ゲート電極端部が接する半導体装置の製造方法とする。 - 特許庁

In the provided method, an InGaP layer is formed on a substrate, a gate electrode with a Ti layer and an Au layer is deposited through the evaporation on the InGaP layer; a GaAs layer is formed in an area on the InGaP layer, in a region different from where the gate electrode is formed; and a source electrode and a drain electrode are further formed on the GaAs layer.例文帳に追加

基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面にＴｉ層とＡｕ層とを有するゲート電極を蒸着により形成し、ＩｎＧａＰ層の上面においてゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する半導体装置の製造方法を提供する。 - 特許庁

The semiconductor device is equipped with a semiconductor substrate 1, gate electrodes 3, an impurity diffusion region 4, at least a wiring layer 6 formed through the intermediary of an interlayer insulating film 5, containing relay pins connected electrically to the gate electrodes 3, and an uppermost wiring layer 8 formed through the intermediary of an interlayer insulating film 7, containing wiring patterns which are electrically connected to the relay pins respectively.例文帳に追加

半導体基板１と、複数のゲート電極３と、不純物拡散領域４と、層間絶縁膜５を介して形成され、複数のゲート電極にそれぞれ電気的に接続された複数の中継ピンを含む少なくとも１層の配線層６と、層間絶縁膜７を介して形成され、複数の中継ピンにそれぞれ電気的に接続された複数の配線パターンを含む最上層の配線層８とを具備する。 - 特許庁

An insulated gate field effect transistor is fabricated by forming an underlying silicide film or a gate insulation film on a substrate, forming an amorphous silicon film in contact therewith without exposing the film to the atmosphere, heat treating the amorphous silicon film to form a crystalline silicon film, and patterning the crystalline silicon film to form a semiconductor layer for forming a channel forming region.例文帳に追加

基板上の下地となる酸化珪素膜又はゲイト絶縁膜となる酸化珪素膜を形成し、その酸化珪素膜を大気に曝すことなく、それに接して非晶質珪素膜を形成し、その非晶質珪素膜を熱処理し、結晶性珪素膜を形成し、その結晶性珪素膜をパターニングし、チャネル形成領域が形成される半導体層を形成して、絶縁ゲイト型電界効果トランジスタを作製する。 - 特許庁

In the cold cathode electron source, in which a cathode electrode including the emitter causing field electron emission and gate electrodes controlling the electron emission from the emitter are spaced apart from each other by interposing an insulating region, an electrode width ratio Wk/Wg between both of the electrodes satisfies an expression of Wk/Wg≤1, wherein Wk represents the electrode width of the cathode electrode and Wg represents that of the gate electrode.例文帳に追加

電界電子放出するエミッタを備えたカソード電極と該エミッタからの電子放出を制御するゲート電極とを絶縁領域を介在させて離隔配置した冷陰極電子源において、カソード電極の電極幅をＷｋ、ゲート電極の電極幅をＷｇとして、上記両電極の電極幅比Ｗｋ／ＷｇがＷｋ／Ｗｇ≦１の式を満たした構成とする。 - 特許庁

The spare element region has p-channel transistor regions 111 to 113, n-channel transistor regions 121 to 123, a plurality of gate electrodes 131 to 134 and 141 to 144 prepared on the p-channel transistor regions and n-channel transistor regions, bypass wires 151 to 155 formed on a wiring layer higher than the gate electrodes, and a principal wiring layer located still higher than the bypass wiring.例文帳に追加

予備素子領域は、Ｐチャンネルトランジスタ領域１１１〜１１３と、Ｎチャンネルトランジスタ領域１２１〜１２３と、Ｐチャンネルトランジスタ領域上及びＮチャンネルトランジスタ領域上に設けられた複数のゲート電極１３１〜１３４、１４１〜１４４と、ゲート電極よりも上層の配線層に形成されたバイパス配線１５１〜１５５と、バイパス配線よりも上層に位置する主配線層とを備える。 - 特許庁

The control device 40, when the rotational speed of a motor generator M1 is in a predetermined range (resonance generating region of LC circuit) when an execution condition of the upper arm ON running is materialized, performs gate circuit break of the step-up converter 10, and sets a travel mode to the motor drive running mode.例文帳に追加

制御装置４０は、上アームオン走行の実行条件成立時にモータジェネレータＭ１の回転数が予め定められた範囲（ＬＣ回路の共振発生領域）にあるとき、昇圧コンバータ１０のゲート遮断を実行し、走行モードをモータドライブ走行モードとする。 - 特許庁

A heat treatment process is introduced for making the surface of a silicon wafer coarse before forming a titanium film 12' for silicide, a crystal core is increased by making coarse the outermost layers of a gate electrode 17 and a source/drain region 15, and the phase transition of the formed titanium film 12' is made easy to occur.例文帳に追加

シリサイド用チタン膜１２’を形成する前に、シリコン基板の表面を粗面化させる熱処理工程を導入し、ゲート電極１７及びソース／ドレイン領域１５の表層を粗面化することによって結晶核を増加させ、形成したチタン膜１２’の相転移を起こしやすくする。 - 特許庁

A transistor 75 is provided with a silicon substrate 1, gate electrode 7, source and drain regions 5b and 5a, silicon nitride film 10, interlayer insulating film 12 having a contact hole 14b to reach a heavily-doped region 4b and wiring 13b to fill the hole 14b.例文帳に追加

トランジスタ７５は、シリコン基板１と、ゲート電極７と、ソース領域５ｂおよびドレイン領域５ａと、シリコン窒化膜１０と、高濃度不純物領域４ｂに達するコンタクトホール１４ｂを有する層間絶縁膜１２と、コンタクトホール１４ｂを充填する配線１３ｂとを備える。 - 特許庁

The electrooptical device is provided with a pixel electrode 9a, a thin film transistor 30 subjecting the pixel electrode to switching control, a scanning line 3a supplying a scanning signal to a gate electrode 3g of the thin film transistor and a data line 6a supplying a picture signal to a source region of the thin film transistor on the substrate.例文帳に追加

基板上に、画素電極（９ａ）と、該画素電極をスイッチング制御する薄膜トランジスタ（３０）と、該薄膜トランジスタのゲート電極（３ｇ）に走査信号を供給する走査線（３ａ）と、薄膜トランジスタのソース領域に画像信号を供給するデータ線（６ａ）とを備える。 - 特許庁

In the semiconductor device, a clamp diode 39 comprises a first frame-like portion of drain polysilicon wiring 37a and a second frame-like portion of gate polysilicon wiring 37b as a part of its constitution, and is formed to bury a region between the first frame-like portion and the second frame-like portion.例文帳に追加

本発明の半導体装置は、クランプダイオード３９を、ドレインポリシリコン配線３７ａの第１枠状部分およびゲートポリシリコン配線３７ｂの第２枠状部分をその構成の一部として含み、かつ、第１枠状部分と第２枠状部分との間の領域を埋めるように形成した。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

Moreover, p-type well regions, which are respectively formed selectively within the main surfaces of a gate oxide film 7 and an N-type drift layer 3, which are the base film and the base layer of the electrodes 8a and 8b, are also respectively formed in an annular shape so as to encircle the region 10c.例文帳に追加

また、ゲート電極８ａ，８ｂの下地であるゲート酸化膜７、及びｎ型ドリフト層３の主面内に選択的に形成されているｐ型ウェル領域４ａ，４ｂも、ｐ^+型不純物領域１０ｃを取り囲むようにそれぞれ円環状に形成されている。 - 特許庁

An electrically conductive film is formed on the second interlayer insulating film 9, and patterned by dry etching to form an inspection signal input pad 14b connected to the other impurity region 5b and a switching signal input pad 14a connected to the gate electrode 4b.例文帳に追加

第２の層間絶縁膜９に導電膜を形成し、この導電膜をドライエッチングによりパターニングすることにより、他方の不純物領域５ｂに接続する検査信号入力用パッド１４ｂと、ゲート電極４ｂに接続するスイッチング信号入力用パッド１４ａとを形成する。 - 特許庁

To prevent deterioration of the fundamental characteristics of a polycrystalline silicon MOS transistor by suppressing the decline of the withstand voltage between source and drain regions due to a parasitic bipolar effect caused by the effect of electric field concentration to the end section of the drain region from a gate electrode.例文帳に追加

多結晶シリコンＭＯＳ型トランジスタにおいて、ゲート電極のドレイン領域端部への電界集中効果によって発生する寄生バイポーラ効果によるソース・ドレイン領域間の耐圧低下を抑制し、多結晶シリコンによる基本特性の劣化を改善すること。 - 特許庁

A unit pixel of a FFS mode LCD as an application of the present invention has a structure in which a repair opening as a first repair area 46 is formed in a region over a planar (solid) common electrode 8 corresponding to an overlapping part of a gate electrode 18 and a drain electrode 28.例文帳に追加

本発明を適用したＦＦＳモードＬＣＤの単位画素は、ゲート電極１８とドレイン電極２８とが重畳する部分に対応する板状（べた状）のコモン電極８上の領域に、第１リペア領域４６としてリペア用開口部が設けられた構造となっている。 - 特許庁

A gate electrode 5 is provided on the surface side via an insulating film 4 and is removed in a constant shape so as not to cover the channel region 8 at the intersection part of three or four cells, where a plurality of cells adjoin, forming a removal part 10.例文帳に追加

その表面側に絶縁膜４を介してゲート電極５が設けられ、このゲート電極５が、前記複数個のセルの隣接する３または４個のセルの交点部分にチャネル領域８上にかからないように一定の形状で除去されることにより、除去部１０が形成されている。 - 特許庁

To solve yield reduction problem due to electrostatic discharge failure by impressing electrostatic in a later fabrication process, because of existence of gate wire, signal wire and bias wire at the end of effective region as open terminals in a photoelectric conversion substrate manufactured on a glass substrate by a thin film semiconductor process.例文帳に追加

ガラス基板上に薄膜半導体プロセスによって製作された光電変換基板は、ゲート線や信号線バイアス線が有効領域の端部で開放端子として存在し、その後の加工工程で静電気等の印加で静電気破壊により歩留まりが懸念される。 - 特許庁