「gate region」に関連した英語例文の一覧と使い方(85ページ目) - Weblio英語例文検索

At least parts of upper surfaces of the first and second regions 2a and 2b are recessed from an upper surface of the element formation region 1 to a depth which is ≥5% of a channel width W, and the gate electrode 4 is partially present in each of the recesses 7.例文帳に追加

第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 - 特許庁

This oscillatory actuator, which has a stator where oscillation is excited by an electrical signal and a rotor for performing the relative shifting to the stator, is equipped with a gate array 604 for preventing the contact state between the stator and the rotor from becoming a boundary region between full-face contact and partial contact.例文帳に追加

電気信号により振動が励起されるステータと、該ステータに対して相対移動を行うロータとを有する振動型アクチュエータにおいて、ステータとロータとの接触状態が全面接触と部分接触の境界領域になることを回避するためのゲートアレイ６０４を備えた。 - 特許庁

A testing circuit to determine whether the mask that has been used to from the source/drain and gate electrode of a transistor, contact and wiring of each layer thereof is correct or not is formed within a chip or in the scribe region, and this circuit is then coupled with formation of the pattern of mask used.例文帳に追加

トランジスタのソース・ドレイン、ゲート電極とその上各層のコンタクトと配線を形成する際に使用したマスクが正しい物か否かを判定する為の試験回路をチップ内又はスクライブ領域に形成しておき、この回路を使用マスクのパターン形成により連結される。 - 特許庁

When the collation part 322 determines that the unique information showing the type of the device of the player 1 included in the data acquisition request coincides with the unique information stored in the device information storage region 401, a security gate 310 permits the player 1 to access the database 400.例文帳に追加

照合部３２２が、データ取得リクエストに含まれるプレーヤ１の装置の種類を示す固有情報と、装置情報記憶領域４０１に記憶されている固有情報が一致すると判断した場合に、セキュリティゲート３１０は、プレーヤ１によるデータベース４００へのアクセスを許可する。 - 特許庁

To provide sidewall of an insulation film on a gate electrode, and form a structure not converted with an insulation film on the side face of the semiconductor region having unevenness, in a manufacturing method of a field effect transistor formed on the semiconductor area having the unevenness.例文帳に追加

凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することを可能とする。 - 特許庁

The peripheral transistor is provided with a lower electrode 17 formed on a second channel region between third and fourth diffusion layer through second gate insulating films 16A and 16B, and upper electrodes 3 and 19 formed on the lower electrode 17 through a second inter-electrode dielectric 18.例文帳に追加

周辺トランジスタは、第３及び第４拡散層間の第２チャネル領域上に第２ゲート絶縁膜１６Ａ，１６Ｂを介して形成される下部電極１７と、下部電極１７上に第２電極間絶縁膜１８を介して形成される上部電極３，１９とを有する。 - 特許庁

An introduction amount of As within the N-type impurity into the N-type extension region 113 is set in a range below a critical point where an abnormal short channel effect caused by coupling of the As to elements in the high-permittivity gate insulating film 110 is substantially suppressed.例文帳に追加

Ｎ型イクステンション領域１１３に対するＮ型不純物のうちのＡｓの導入量を、当該Ａｓと高誘電率ゲート絶縁膜１１０中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定する。 - 特許庁

In a method for manufacturing semiconductor device, a gate insulating film 9 and an insulating film 10 are formed on the main surface of a semiconductor substrate 1 as oxide films by subjecting a channel layer 7 containing nitrogen to thermal oxidation, after the layer 7 is formed in a channel region 5 in the main surface of the substrate 1.例文帳に追加

半導体基板１の主面の中のチャネル領域５に、窒素を含有するチャネル層７が形成された後に、熱酸化処理が施されることにより、半導体基板１の主面の上に、ゲート絶縁膜９および絶縁膜１０が、酸化膜として形成される。 - 特許庁

The nonvolatile memory cell (60) has source/drain regions (40a, 40b), a channel region (70) consisting of a first part, a second part and a third part, a control gate electrode (54), and first and second conductive or nonconductive floating gates (36a, 36b) for storing charges formed in a semiconductor substrate (10).例文帳に追加

不揮発性メモリセル（６０）は半導体基板（１０）中に形成された、ソース／ドレイン領域（４０ａ、４０ｂ）と、第１部分、第２部分及び第３部分からなるチャンネル領域（７０）と、ゲート電極（５４）と、電荷を蓄積するための導電性又は非導電性の浮遊ゲート（３６ａ、３６ｂ）とを持つ。 - 特許庁

At the middle of each of the cells 3, a trench 32 is formed with its bottom located in a high-concentration n^+-region 10, a gate oxide film 33 for avalanche performance is formed on the inner walls of the trench 32, and a conductive film 34 for avalanche performance made of polysilicon or the like is embedded in the trench 32.例文帳に追加

各セル３の中央に、底部が高濃度Ｎ＋領域１０に位置する溝３２が形成され、溝３２の内面にアバランシェ動作用ゲート酸化膜３３が形成され、溝３２内にポリシリコン等からなるアバランシェ動作用導電膜３４が埋め込まれている。 - 特許庁

This overcurrent detecting circuit has a power MOSFET1 whose source region is divided into a main source part and a sub-source part, plural negative-feedback control circuits 11, 12 by which a negative-feedback control of a gate voltage of the power MOSFET1 is performed corresponding to a current flowing through a load 10, and a constant-current source 2.例文帳に追加

本発明の過電流検出回路は、ソース領域が主ソース部とサブソース部に分割されたパワーMOSFET１と、パワーMOSFET１のゲート電圧を負荷１０に流れる電流に応じて負帰還制御する複数の負帰還制御回路１１，１２と、定電流源２とを有する。 - 特許庁

A gate electrode (2a) of a MOS transistor (11) connected to a word line (WL) and a bit line (BL) in the SRAM is equipped a protrusion (3a) protruding toward the direction departing from a contact (11a) which electrically connects a drain region of the MOS transistor (11) and the bit line (BL).例文帳に追加

ＳＲＡＭにおけるワード線（ＷＬ）とビット線（ＢＬ）とに接続されたＭＯＳトランジスタ（１１）のゲート電極（２ａ）は、ＭＯＳトランジスタ（１１）のドレイン領域とビット線（ＢＬ）とを電気的に接続するコンタクト（１１ａ）から離れる向きに突出する凸部（３ａ）を備えている。 - 特許庁

To prevent a dielectric breakdown voltage BVDS between a source and a drain of a DMOS transistor from being lowered owing to occurrence of dielectric breakdown in a part of a high-concentration N-type drift layer 5 formed in an active region 14 in the vicinity of a field oxide film corner part 19 surrounding an end E in a gate width direction.例文帳に追加

ゲート幅方向端部Ｅを取り囲むフィールド酸化膜コーナー部１９近傍の活性領域１４に形成された、高濃度Ｎ型ドリフト層５の部分で絶縁破壊することにより、ＤＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下することを防止する。 - 特許庁

As a result, it is possible to prevent contact between a P-type channel and the drain lead-out region 49, formation of a P-type channel by inversion of an epitaxial layer 35 below the gate 40 and the like on turning the power MOS transistor 31 off and to realize high integration, ability improvement, low consumption power or the like.例文帳に追加

そのことで、パワーＭＯＳトランジスタ３１のＯＦＦ時、ゲート４０下のエピタキシャル層３５の反転によるＰ−型チャンネルの形成、Ｐ−型チャンネルとドレイン導出領域４９との接触等を防ぎ、高集積化、能力向上、低消費電力等を実現することができる。 - 特許庁

An element-separation insulating film 16 is formed on the surface of a semiconductor substrate 10 and gate insulating films 12A, 12B are respectively formed in element holes 16a, 16b of the insulating film 16, and an insulating film having the same thickness as that of the insulating film 12B is formed in a peripheral region WS in a wafer.例文帳に追加

半導体基板１０の表面には素子分離絶縁膜１６を形成すると共に絶縁膜１６の素子孔１６ａ，１６ｂ内にはそれぞれゲート絶縁膜１２Ａ，１２Ｂを形成し、ウェハ内周辺領域ＷＳには絶縁膜１２Ｂと同じ厚さの絶縁膜を形成する。 - 特許庁

The well-in-well structure includes a P-type well forming the floating gate, an N-type well including the P-type well and having a potential same as a potential of a cathode of one diode, and a first N-type region formed in the P-type well and having a potential same as a potential of a cathode of other diode.例文帳に追加

このウェル・イン・ウェル構造は、浮遊ゲートを形成するＰ型ウェルと、Ｐ型ウェルを包含し、一方のダイオードのカソードと同電位のＮ型ウェルと、Ｐ型ウェル内に形成された、他方のダイオードのカソードと同電位の第１のＮ型領域と、を有して構成されている。 - 特許庁

The substrate has a pixel electrode (9a), a thin-film transistor (30) for switching control of the pixel electrode, a scanning line (3a) supplying a scanning signal to a gate electrode (3g) of the thin-film transistor, and a data line (6a) supplying an image signal to the source region for the thin-film transistor on the surface.例文帳に追加

基板上に、画素電極（９ａ）と、該画素電極をスイッチング制御する薄膜トランジスタ（３０）と、該薄膜トランジスタのゲート電極（３ｇ）に走査信号を供給する走査線（３ａ）と、薄膜トランジスタのソース領域に画像信号を供給するデータ線（６ａ）とを備える。 - 特許庁

By CVD growth performed in material gas containing such a compound containing boron as BCl_3 (boron trichloride), a doped polysilicon layer PS2 containing boron is so formed as to fill the doped polysilicon layer PS2 into an opening obtained after removing a gate electrode 11 in a region PR therefrom.例文帳に追加

ＢＣｌ_3（三塩化ボロン）などのボロンを含有する化合物を含んだ材料ガス中でのＣＶＤ成長により、ボロンを含んだドープトポリシリコン層ＰＳ２を形成することで、領域ＰＲにおけるゲート電極１１が除去された後の開口部にドープトポリシリコン層ＰＳ２を充填する。 - 特許庁

At least a part of the drive circuit is formed using an inverted staggered thin film transistor in which an oxide semiconductor is used and a channel protective layer is provided over the oxide semiconductor layer serving as a channel formation region which is overlapped with the gate electrode layer.例文帳に追加

同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少なくとも一部の回路を、酸化物半導体を用い、かつゲート電極層と重なるチャネル形成領域となる酸化物半導体層上にチャネル保護層が設けられた逆スタガ型薄膜トランジスタで構成する。 - 特許庁

The nonvolatile semiconductor memory device includes a first source/drain diffusion layer (11), a second source/drain diffusion layer (12), two electrically insulated charge storage layers (21) formed on a channel region, and two electrically insulated gate electrodes (13, 14).例文帳に追加

第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、チャネル領域の上に構成され、電気的に絶縁される二つの電荷蓄積層（２１）と、電気的に絶縁された二つのゲート電極（１３、１４）とを具備する不揮発性半導体記憶装置を構成する。 - 特許庁

The semiconductor device is capable of conducting a switching operation by impact ionization, when an inversion layer is formed by two inputs to first and second gate electrodes, formed independently on the surface of a first conductivity-type or an intrinsic semiconductor region.例文帳に追加

第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 - 特許庁

The CMOS image sensor comprises a color filter layer formed on a semiconductor substrate including a light sensing element region, a gate electrode, an interlayer insulating film, and metal wiring; the infrared ray interception filter formed on the color filter layer; and a microlens formed on the infrared ray interception filter layer.例文帳に追加

本発明によるＣＭＯＳイメージセンサは、光感知素子領域、ゲート電極、層間絶縁膜、金属配線を含む半導体基板上に形成されたカラーフィルタ層と、カラーフィルタ層上に形成された赤外線遮断フィルタと、赤外線遮断フィルタ層上に形成されたマイクロレンズとを含む。 - 特許庁

A plurality of pixel regions are formed by mutually crossing the plurality of gate lines and the plurality of data lines, a pixel electrode and a thin film transistor are formed in each pixel region, and one common electrode line is shared by two vertically adjacent pixel regions.例文帳に追加

前記複数のゲートラインと前記複数のデータラインは互いに交差されて複数の画素領域を画成すると共に、それぞれの画素領域に画素電極と薄膜トランジスタを形成し、上下に隣接した二つの画素領域は一つの共通電極ラインを共有する。 - 特許庁

Each electrode 2 senses the signal voltage applied from just over thereof per each element region, and each thin film transistor 3 is controlled for ON/OFF in order by a signal wiring 9 and a gate wiring 6a and detects the signal voltage applied to the corresponding electrode 2.例文帳に追加

各電極２は素子領域毎に直上から印加される信号電圧に感応する一方、各薄膜トランジスタ３は信号配線９及びゲート配線６ａにより順次オン／オフ制御され対応する電極２に印加された信号電圧の検出を行なう。 - 特許庁

The organic transistor 100 of the invention is provided with a gate electrode 50 having a prescribed length L, a source electrode 30 and a drain electrode 60, an organic semiconductor part 40 between the source electrode 30 and the drain electrode 60, and a channel region 45 in the organic semiconductor 40.例文帳に追加

本発明の有機トランジスタ１００は、所定の長さＬを有するゲート電極５０と、ソース電極３０及びドレイン電極６０と、ソース電極３０とドレイン電極６０との間有機半導体部４０と、有機半導体部４０内のチャネル領域４５と、を備えている。 - 特許庁

In a stationary current region set with the current smaller than an overcurrent, the gate drive voltage of the power MOS FET generates the voltage under 1 V between A and B which become the voltage loss of this protective circuit against overvoltage, utilizing an astable multivibrator and a transformer.例文帳に追加

過電流として設定した電流以下での定常電流領域では、パワーＭＯＳ ＦＥＴのゲート駆動電圧は、この過電流保護回路の電圧損失となるＡ，Ｂ間の１Ｖ未満の電圧を非安定マルチバイブレーターとトランスを利用した昇圧回路を利用して発生させる。 - 特許庁

In an element forming region surrounded by an isolation film 15, an insulation oxide layer 16B is formed selectively by oxidizing a gallium nitride semiconductor layer grown on the carrier supply layer 14, and a gate electrode 17 is formed on the insulation oxide layer 16B.例文帳に追加

素子分離膜１５に囲まれた素子形成領域には、キャリア供給層１４の上に成長した窒化ガリウムからなる半導体層が酸化された絶縁酸化層１６Ｂが選択的に形成され、絶縁酸化層１６Ｂ上には、ゲート電極１７が形成されている。 - 特許庁

Next, the charge film and tunnel insulating film are removed from the select gate region Rsg, and the upper surface 12a of the elements separating and insulating films 12 and the upper surface 13a of the semiconductor parts 13 are made into a continuous flat surface or the upper surface 12a is located higher than the upper surface 13a.例文帳に追加

次に、セレクトゲート領域Ｒｓｇからチャージ膜及びトンネル絶縁膜を除去し、素子分離絶縁膜１２の上面１２ａ及び半導体部分１３の上面１３ａを連続した平坦面とするか、又は、上面１２ａを上面１３ａよりも上方に位置させる。 - 特許庁

In a first active region 101, memory gate electrodes 105 are aligned and formed commonly in the word line direction, and impurity-diffused layers 107, to be transistor source regions or drain regions, are aligned and formed commonly in the bit line direction.例文帳に追加

第１の活性領域１０１においては、ワード線方向に並ぶメモリゲート電極１０５がワード線方向に共通に形成され、ビット線方向に並ぶメモリトランジスタのソース領域又はドレイン領域となる不純物拡散層１０７がビット線方向に共通に形成されている。 - 特許庁

Otherwise, the gate insulating film is a multilayer and the layer whose dielectric constant is lower among the layers forming a laminate is formed thicker than other region near the ridge.例文帳に追加

チャネルの形成される領域が稜を持つ電界効果トランジスターに於いて、稜の近傍に於いてはゲート絶縁膜が他の領域よりも厚く形成されている、ないしゲート絶縁膜は積層であり、積層を形成する層の内で誘電率の低い層が稜の近傍に於いて他の領域よりも厚く形成されている。 - 特許庁

In a semiconductor device 1A, which comprises an MIS transistor, a highly-doped impurity region 20, whose impurity concentration is higher than that at the center of the channel-forming section 4 is formed in an end part 4a on the field edge side of the channel formation section 4, which is immediately below a gate electrode 6.例文帳に追加

ＭＩＳトランジスタからなる半導体装置１Ａにおいて、ゲート電極６の直下のチャネル形成部４のフィールドエッジ側端部４ａに、不純物濃度がチャネル形成部４の中央部の不純物濃度よりも高い高濃度不純物領域２０を形成する。 - 特許庁

In the termination area, an edge portion of an electrode layer formed on the pillar structure with an inter-layer insulating layer interposed to connect with a gate of a transistor or a bent portion of <180° is formed right above the second semiconductor layer of the second conductivity type of the pillar structure in the termination region.例文帳に追加

終端領域において、トランジスタのゲートと接続するためピラー構造上に層間絶縁層を介し形成された電極層のエッジ部、又は１８０度未満の屈曲部が、終端領域におけるピラー構造の第２導電型の半導体層の直上に形成されている。 - 特許庁

Thereby, it becomes possible to omit a process to form an interconnection to connect the gate electrode 124 of the first stage transistor 124 of the output circuit 140 and the impurity diffusion region 117 of the FD portion 114 through a contact hole, making it possible to avoid the deterioration of pixel characteristics caused by wiring process.例文帳に追加

これにより、出力回路１４０の初段トランジスタ１２４のゲート電極１２４と、ＦＤ部１１４の不純物拡散領域１１７とをコンタクトホールを介して接続する配線を形成する工程をなくすことができ、配線工程に起因する画素特性劣化を回避することができる。 - 特許庁

To provide a semiconductor element operating in the normally-off mode by forming a Schottky electrode in a source region of an FET, forming a gate electrode in a part of a source electrode area and in a part of a nitride semiconductor area, and providing a floating guard ring between a drain electrode and the source electrode.例文帳に追加

ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。 - 特許庁

A resist mask R2 having an opening at the position directly above the forming region of the FD portion is formed on the first conductive film 52, and etching is carried out to remove the first conductive film 52 and the gate insulating film 43 directly under the opening to form an opening 46 (Fig. 5(B)).例文帳に追加

ＦＤ部の形成領域の直上位置に開口を有するレジストマスクＲ２を第１導電性膜５２上に形成し、エッチングを行うことにより、開口下の第１導電性膜５２及びゲート絶縁膜４０を除去して開口４６を形成する（図５（Ｂ））。 - 特許庁

This Pachinko machine 10 having a performance symbol display device 62 wherein a ratio occupied by an installation area relative to the game area of a game region 28 is approximately 50% or more, and the inner rail 52 and a regular symbol operation gate 78 are integrally formed to reduce the number of components of the game machine.例文帳に追加

遊技領域２８の遊技面積に対する設置面積の占める割合が約５０％以上となる演出図柄表示装置６２を備えたパチンコ機１０において、内レール５２と普通図柄作動ゲート７８とが一体形成されているため、遊技機の部品点数を削減できる。 - 特許庁

A p-well 3 and an n-well 4 separated by an element separation region 2 are formed on the main face of a semiconductor substrate 1, and a gate insulating film 5, a titanium nitride film 6, and a first polysilicon film 7 are laminated, and the polysilicon film 7 and a titanium nitride film 6 on the well 4 are removed.例文帳に追加

半導体基板１の主面に素子分離領域２で分離したｐウェル３及びｎウェル４形成し、その上にゲート絶縁膜５、チタンナイトライド膜６、及び第一のポリシリコン膜７を積層形成した後、ウェル４上のポリシリコン膜７及びチタンナイトライド膜６を除去する。 - 特許庁

The charge holding portions 10A, 10B change the amount of electric current depending on the amount of the charge held in the portions 10A, 10B, the current flowing from one of the regions 17, 18 to the other through a channel region when voltage is applied to the gate electrode 13.例文帳に追加

そして、電荷保持部１０Ａ，１０Ｂは、電荷保持部１０Ａ，１０Ｂに保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域を介して第１，第２の拡散層領域１７，１８の一方から他方に流れる電流量を変化させる。 - 特許庁

The select transistor includes a third insulating film 102a on the semiconductor substrate, a fourth insulating film 106b made of an aluminum oxide and containing at least one of a tetravalent cationic element, a pentavalent cationic element, and N (nitrogen), a second control gate electrode 108b, and a second source/drain region.例文帳に追加

選択トランジスタは、半導体基板上の第３の絶縁膜１０２ｂと、アルミニウム酸化物であり、４価カチオン元素、５価カチオン元素、Ｎ（窒素）のうち少なくとも１種の元素を含有する第４の絶縁膜１０６ｂと、第２の制御電極１０８ｂと、第２のソース／ドレイン領域を有する。 - 特許庁

The pattern length of a gate line GL formed in the upper layer of a diffusion layer RS of a wafer SI is grasped, and sub-field division is carried out by arranging connecting parts DP1 and DP3 in an NRS outside the region of the diffusion layer RS so that the number of sub-field connecting parts DP2 on the diffusion layer RS can be minimized.例文帳に追加

ウエーハＳＩの拡散層ＲＳの上層に形成されるゲートラインＧＬのパターン長さを把握し、例えば拡散層の領域外ＮＲＳに接続部ＤＰ１，ＤＰ３を配置し、拡散層ＲＳ上での接続数ＤＰ２を最小となるように配置したサブフィールド分割とする。 - 特許庁

In the centering magnet 10a, a groove or a through hole is provided on one side of opposing magnetic poles, and the quantity of resin in the region on the opposite side to the gate hole side of the center where the density of the magnetic powder becomes higher is lessened, thereby the deviation of the magnetizing strength is reduced.例文帳に追加

センタリングマグネット１０ａは対向する磁極の一方の側に、溝あるいは貫通穴を設け、中心部に対してゲート口側と反対側の磁性粉末の密度が高くなる領域の樹脂量を少なくすることにより、着磁強度の偏りを減少させる。 - 特許庁

By this manufacturing method, a silicon nitride film 7 of about 4 nm or smaller in thickness is formed on a silicon oxide film 6 formed on the top surface of a semiconductor substrate 1 and then the silicon nitride film 7 and silicon oxide film 6 in an region B where a thin gate insulating film is formed are removed in the order, by using a resist pattern 8 as a mask.例文帳に追加

半導体基板１の表面に形成された酸化シリコン膜６の上層に約４ｎｍ以下の窒化シリコン膜７を形成し、次いでレジストパターン８をマスクとして、薄いゲート絶縁膜を形成する領域Ｂの窒化シリコン膜７および酸化シリコン膜６を順次除去する。 - 特許庁

To solve the problem that, when an N-type impurity is implanted by using a mask for forming a gate pattern of a cell transistor to reduce manufacturing steps of a semiconductor memory device, the N-type impurity is also implanted in a region for forming a P-type contact so that a sufficient impurity concentration cannot be obtained to take a contact.例文帳に追加

半導体記憶装置の製造工程を削減するため、セルトランジスタのゲートパターンを形成するためのマスクを用いてＮ型不純物を注入すると、Ｐ型コンタクトを形成する領域にもＮ型不純物が注入されて、コンタクトをとるのに十分な不純物濃度を得られない。 - 特許庁

A recess, having a trapezoidal plan shape, is provided on a gate 105a for forming an area which is likely to concentrate the electric field on a p-type base region 106a, a cut part of an n+-type source diffused layer 112a, is provided near the recess to suppress the increase of the diffusion resistance at this part.例文帳に追加

ゲート電極１０５ａに平面形状で台形上の凹部を設けてＰ型ベース領域１０６ａに電界集中の生じ易い個所を形成し、この凹部近傍にＮ^+ 型ソース拡散層１１２ａの分断部を設けてこの部分での拡散抵抗の上昇を抑制する。 - 特許庁

The electrooptical device includes: a scanning line (11) and a data line (6) on a substrate (10); a transistor (30) including a semiconductor layer (30a) arranged on a non-opening region and a gate electrode (30b) connected to the scanning line; and a first conductive layer (9) arranged on an upper layer side rather than the semiconductor layer.例文帳に追加

電気光学装置は、基板（１０）上に、走査線（１１）及びデータ線（６）と、非開口領域に配置された半導体層（３０ａ）及び走査線に接続されたゲート電極（３０ｂ）を含むトランジスタ（３０）と、半導体層より上層側に配置された第１導電層（９）とを備える。 - 特許庁