「gate region」に関連した英語例文の一覧と使い方(86ページ目) - Weblio英語例文検索

Then chlorine is introduced into a part 14b corresponding to a region of the charge block layer 14 right below the inter-cell insulation film 16, and the dielectric constant of the part 14b is made lower than that of a part 14a of the charge block layer 14 right below the control gate electrode 15.例文帳に追加

そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 - 特許庁

To provide a rainfall estimation method that is used to determine the transition of rainfall for approximately one hour at the nearest place in a narrow region, for example, when the gate of a power dam is controlled, has high space-time resolution, and can reduce time required for estimation.例文帳に追加

電力ダムのゲート制御を行う場合のように、狭い地域内における直近の１時間程度の雨量の推移を知りたい場合に使用する降雨量予測方法として、時空間解像度が高く、予測に要する時間を大幅に短縮できるものを提供する。 - 特許庁

The element isolation region 102 includes: a first element isolation film 102A; and a second element isolation film 102B formed on the gate insulating film 111 side than the first element isolation film 102A with the first element less apt to diffuse comparing to the first element isolation film 102A.例文帳に追加

素子分離領域１０２は、第１の素子分離膜１０２Ａと、第１の素子分離膜１０２Ａよりもゲート絶縁膜１１１側に形成され且つ第１の素子分離膜１０２Ａと比べて第１の元素が拡散しにくい第２の素子分離膜１０２Ｂとを有している。 - 特許庁

At operation, by applying a voltage of 0 V to a gate of a transistor(TR) MP0 of the switching circuit 20 and applying a bias voltage VB the same as or slightly lower than the power supply voltage Vdd to the channel region can lower the threshold voltage of the TR MP0 and increase the current drive capability thereof.例文帳に追加

動作時に、スイッチング回路２０のトランジスタＭＰ０のゲートに０Ｖの電圧を印加し、チャネル領域に電源電圧Ｖ_ddと同じかまたは僅かに低いバイアス電圧Ｖ_B を印加することで、トランジスタＭＰ０のしきい値電圧を低くし、その電流駆動能力を大きくする。 - 特許庁

In this manufacturing method of the photoelectric conversion device, a first electroconductor arranged in a first hole formed at the first interlayer insulation layer electrically connects a first semiconductor region to the gate electrode of an amplifying MOS transistor not through wiring included in a wiring layer.例文帳に追加

光電変換装置の製造方法において、第１の層間絶縁層に配された第１のホールに配された第１の導電体によって、第１の半導体領域と増幅用ＭＯＳトランジスタのゲート電極とが配線層に含まれる複数の配線を介さずに電気的に接続されている。 - 特許庁

At least one of a part where the drain region 116 is in contact with the semiconductor layer 114 and a part where the source electrode 117 is in contact with the semiconductor layer 114 is formed to be positioned on the outer side in a channel length direction of the thin film transistor 100 as compared with the gate electrode 112.例文帳に追加

ドレイン領域１１６と半導体層１１４が接触する箇所及びソース領域１１７と半導体層１１４が接触する箇所のうち少なくとも一方は、ゲート電極１１２と比較し、薄膜トランジスタ１００のチャネル長方向に外側に位置するように形成されている。 - 特許庁

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film.例文帳に追加

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。 - 特許庁

The transistor-type ferroelectric memory includes a IV semiconductor layer 10, an oxide semiconductor layer 20 formed on the IV semiconductor layer 10, a ferroelectric layer 30 formed on the oxide semiconductor layer 20, a gate electrode 40 formed on the ferroelectric layer 30, and a source region 12 and a drain region 14 which are formed on the IV semiconductor layer 10.例文帳に追加

本発明にかかるトランジスタ型強誘電体メモリは、IV族半導体層１０と、前記IV族半導体層１０の上方に形成された酸化物半導体層２０と、前記酸化物半導体層２０の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたゲート電極４０と、前記IV族半導体層１０に形成されたソース領域１２およびドレイン領域１４と、 を含む。 - 特許庁

Each pixel is constituted of circular electrodes CE each of which is formed by concentrically arranging common electrodes 220 and pixel electrodes 238, the circular electrodes CE are disposed in a delta structure for minimizing the distance between adjacent circular electrodes CE and reducing a region which is not utilized as an aperture region, and gate wirings and data wirings 228 having curved structures so as to correspond to the delta structure are formed.例文帳に追加

各画素が共通電極２２０と画素電極２３８を同心円状に配設した円形電極ＣＥからなり、かつ隣接する円形電極ＣＥ間の離隔距離を最小化して、開口領域として活用されない領域を縮めるために、円形電極ＣＥをデルタ構造で配置するとともに、前記デルタ構造と対応するように曲がった構造のゲート配線及びデータ配線２２８を形成する。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

To provide a seal plate of a vacuum gate valve and a seal member used for the seal plate which can ensure stable sealing for a long period of time without fear of, for example, leakage or peeling of an adhesive in the central region, even if a concentrated load is applied to the central region which is supported by an axis in a bonded seal used in semiconductor equipment.例文帳に追加

半導体製造装置などに使用されるボンデッドシールにおいて、軸により支持された中心領域に集中的な荷重が作用したとしても、例えば、リーク漏れが生じたり、中心領域で接着剤が剥離したりする虞れもなく、長期に渡り安定したシール性を確保することのできる真空用ゲート弁におけるシールプレートおよびこのシールプレートに使用されるシール部材を提供する。 - 特許庁

When an n^+-type region 15 which will become the source is formed away from the trench 5 located below the portion 7a of the gate electrode 7 which is positioned on the surface of the semiconductor substrate 4, the overlapping amount of the upper portion 7a of the gate electrode 7 with respect to the side wall 5a of the trench should be 0.3 μm or above.例文帳に追加

ゲート電極７の形状を、その断面がＴ字となるように、トレンチ５の内部から半導体基板４の表面に至って形成された形状とし、ソースとなるＮ^＋型領域１５をトレンチ５から離れた位置であって、ゲート電極７における半導体基板４の表面上に位置する部分７ａの下に配置した構造とした場合、ゲート電極７の上方部７ａのトレンチ側壁５ａに対するオーバラップ量を０．３μｍ以上とする。 - 特許庁

In the heterojunction field effect transistor having a gate recess structure, at least two layers where the concentration of impurities is different are composed in an empty region that greatly affects the element breakdown voltage of the heterojunction field effect transistor from a gate electrode end to source/drain electrode ends, thus reducing the series resistance of the heterojunction field effect transistor, and at the same time achieving a high element breakdown voltage.例文帳に追加

ゲートリセス構造を有しているヘテロ接合電界効果トランジスタにおいて、ゲート電極端からソース、ドレイン電極端の間のヘテロ接合電界効果トランジスタの素子耐圧に大きな影響を与える目空き領域に、少なくとも２層以上の不純物濃度の異なる層で構成することでヘテロ接合電界効果トランジスタの直列抵抗を小さくしつつ、高い素子耐圧を実現したヘテロ接合電界効果トランジスタ。 - 特許庁

When the source-drain diffusion layer of an MOSFET is formed, a gate electrode 13 having a sidewall is formed at first and In or As ions are implanted from a direction aligned with the orientation face of a substrate 1 using the gate electrode 13 as a mask thus forming a deep SD region 24 having a channeling tail of small concentration gradient in the depth direction of the substrate.例文帳に追加

ＭＯＳＦＥＴのソース・ドレイン拡散層を形成するにあたって、まず側壁を有するゲート電極１３を形成し、これをマスクとし且つ基板１１の配向面と整合した方向からＩｎ又はＡｓイオン注入を行って、基板深さ方向に濃度勾配が小さなチャネリングテールを有するディープＳＤ領域２４を形成し、次いで、Ｂ又はＡｓの通常のイオン注入によってソース・ドレイン領域２５を形成する。 - 特許庁

The semiconductor device comprises two first epitaxial growth layers 6 to be extended, which are formed on a semiconductor substrate 1 and contain conductive impurities; two second epitaxial growth layers 8 to be a source or a drain, which are formed on the first epitaxial growth layers 6; and a gate electrode 5 formed on the channel region of the semiconductor substrate 1 between the two first epitaxial growth layers 6 through a gate insulation film 4.例文帳に追加

半導体装置は、半導体基板１上に形成され、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層６と、第１エピタキシャル成長層６上に形成され、ソースあるいはドレインとなる２つの第２エピタキシャル成長層８と、２つの第１エピタキシャル成長層６の間における半導体基板１のチャネル領域上に、ゲート絶縁膜４を介して形成されたゲート電極５とを有する。 - 特許庁

Thereafter, an LDD region is formed in a self-alignment manner by injecting an impurity element into a semiconductor layer through the region with the smaller thickness of the gate electrode.例文帳に追加

回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成する。 - 特許庁

The non-volatile semiconductor memory device includes a semiconductor substrate 1 on which a first diffusion region 2 and a second diffusion region 3 are formed separately from each other, a first insulating layer 4 formed on the semiconductor substrate 1, a charge storage layer 5 formed on the first insulating layer 4, a second insulating layer 6 formed on the charge storage layer 5, and a gate electrode 7 formed on the second insulating layer 6.例文帳に追加

本発明に用いられる不揮発性半導体記憶装置は、第１の拡散領域２および第２の拡散領域３が離間して形成された半導体基板１と、半導体基板１上に形成された第１の絶縁層４と、第１の絶縁層４上に形成された電荷蓄積層５と、電荷蓄積層５上に形成された第２の絶縁層６と、第２の絶縁層６上に形成されたゲート電極７と、を有する。 - 特許庁

The field-effect transistor includes a channel layer mainly containing InGaAs, a Schottky layer mainly containing AlGaAs, a stopper layer mainly containing InGaP, a cap layer including a first region and a second region arranged with a recess for exposing a surface of the Schottky layer formed therebetween, a source/drain electrode arranged on the cap layer, and a gate electrode arranged on the surface of the Schottky layer exposed by the recess.例文帳に追加

ＩｎＧａＡｓを主要な材料とするチャネル層と、ＡｌＧａＡｓを主要な材料とするショットキー層と、ＩｎＧａＰを主要な材料とするストッパ層と、ショットキー層の表面を露出するリセスを挟んで配置された第１領域と第２領域とを含むキャップ層と、キャップ層の上に設けられたソース／ドレイン電極と、リセスによって露出されたショットキー層の表面に設けられたゲート電極とを具備する電界効果トランジスタを構成する。 - 特許庁

In the fabrication process of a vertical MOSFET, an n-type vertical MOSFET becoming an actual product and a p-type lateral MOSFET for evaluation having a gate electrode structure identical to that of the vertical MOSFET are fabricated on the same semiconductor substrate 11 by performing ion implantation for forming the source region 17 of the vertical MOSFET while masking the forming region of the lateral MOSFET.例文帳に追加

縦型ＭＯＳＦＥＴの製造プロセスにおいて、横型ＭＯＳＦＥＴの形成領域をマスクした状態で、縦型ＭＯＳＦＥＴのソース領域１７を形成するためのイオン注入をおこなうことにより、同一半導体基板１１上に、実際の製品となるｎ型の縦型ＭＯＳＦＥＴとともに、その縦型ＭＯＳＦＥＴと同じゲート電極構造を有する評価用のｐ型の横型ＭＯＳＦＥＴを作製する。 - 特許庁

An HFET 1 has a non-doped GaN layer 11 and a non-doped AlGaN layer 12 stacked on a substrate 10 made of SI-SiC, and also has a source electrode 13, a gate electrode 14, and a drain electrode 15 formed on the AlGaN layer 12 and isolated from other elements by an element isolation region 16.例文帳に追加

ＨＦＥＴ１は、ＳＩ−ＳｉＣからなる基板１０上に、ノンドープのＧａＮ層１１、ノンドープのＡｌＧａＮ層１２が積層され、ＡｌＧａＮ層１２上にソース電極１３、ゲート電極１４、ドレイン電極１５が形成され、素子分離領域１６によって他の素子と分離されている構造である。 - 特許庁

After an active layer 3, an etching stopping layer 4, and a cap layer 5 are successively grown on a substrate 1 composed of a III-V compound semiconductor, an element region is separately formed by subjecting it to mesa etching (first process), and a mask having an opening for controlling the width of a gate electrode G is formed on the formed mesa.例文帳に追加

III-Ｖ族化合物半導体からなる基板１上に活性層３、エッチング停止層４、およびキャップ層５を順に成長させた後、メサエッチングを施して素子領域を分離形成し（第１の工程）、上記メサ上にゲート電極Ｇの幅を規定する開口部を有するマスク１１を形成する。 - 特許庁

To provide a semiconductor device capable of improving a gate breakdown voltage comparing to the conventional identically sized semiconductor device, reducing an area of element isolation region by making an element isolation layer the structure including no bird's beak to miniaturize the element, and to provide a method of manufacturing the semiconductor device.例文帳に追加

従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。 - 特許庁

A bias (Vb) applied to the region 1 by an electrode 3 separates oppositely charged electrons and holes, so that individual electrons applies a gate electric field to an electrometer 4 having a type of single electronic transistor with a source-drain path 6, and the transfer of carrier charges along the source/drain path 6 is limited by the Coulomb screening.例文帳に追加

領域１に電極（３）によって加えられるバイアス（Ｖ_b）は、ソースドレインパス（６）を有する単一電子トランジスタの形の電位計（４）に個々の電子がゲート電界を加えるようにして反対の荷電電子及び正孔を分離し、ソースドレインパス（６）に沿うキャリヤ電荷の輸送はクーロン遮断で制限される。 - 特許庁

In an FPGA, a non-volatile reprogrammable interconnection cell with a switch transistor and at least a second transistor for programming and sensing or a buried N+ region for the second transistor and a program for sensing applies a high voltage onto a common control gate for cell erasure operation.例文帳に追加

ＦＰＧＡおいて、スイッチトランジスタとプログラミング及びセンスのための少なくとも１つの第２トランジスタ、または、センスのための第２トランジスタ及びプログラムのための埋め込まれたＮ＋領域を有する不揮発性再プログラム可能相互接続セルがセル消去操作のために共通制御ゲート上に高電圧を印加する。 - 特許庁

This field-effect transistor includes a source 43 formed in the sidewall of a trench, a drain 42 formed in the semiconductor main body and provided with a surface in common with the upper face of the semiconductor main body, a channel region including both vertical and horizontal parts, and a polycrystalline silicon gate at the upper part of the trench.例文帳に追加

この電界効果トランジスタは、トレンチの側壁内に形成されたソース４３、半導体本体内に形成された、そして半導体本体の上面と共通の表面を有するドレイン４２、及び垂直と水平の両方の部分を含むチャネル領域、及びトレンチの上部の多結晶シリコンゲートとを含んでいる。 - 特許庁

This variable gain circuit is equipped with two diffusion regions 12 and 13 which are made at a specified interval within a semiconductor substrate, an insulating layer 16 which is provided in the region caught between the two diffusion regions 12 and 13 besides being on the semiconductor substrate, and a gate 17 which is provided on this insulating layer 16.例文帳に追加

この発明は、半導体基板内に所定間隔をおいて形成させた２つの拡散領域１２、１３と、半導体基板上であってその２つの拡散領域１２、１３に挟まれた領域に設けた絶縁層１６と、この絶縁層１６上に設けたゲート１７とを少なくとも備えている。 - 特許庁

While forming a sidewall 107 for covering the sidewall of the gate electrode 105 by etching back the insulating film, an almost horizontal engraved surface is formed to the element formation surface in a region for forming the source and drain regions 109 of the side of the sidewall 107 by carrying out the etching removal of the element formation side of the silicon substrate 101.例文帳に追加

絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。 - 特許庁

The nonvolatile semiconductor memory comprises a memory cell array region 210 where a plurality of memory cells 100, having two MONO memory cells 108A and 108B controlled by a word gate 104 and control gates 106A and 106B, are arranged in directions A and B, and fist and second select regions 220 and 222.例文帳に追加

不揮発性半導体記憶装置は、ワードゲート１０４とコントロールゲート１０６Ａ，１０６Ｂにより制御される２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域２１０と、第１，第２の選択領域２２０，２２２とを有する。 - 特許庁

The concentration of a low concentration N-type diffusion layer 14 of a drain electrode 26 that affects the characteristics of N channel high voltage MOS transistor 10 can be increased 50% by generating an overlapping region 36 at the border portion between a gate electrode 22 and the low concentration of N-type diffusion layer 14.例文帳に追加

ゲート電極２２と、ドレイン電極２６の低濃度Ｎ型拡散層１４との境界部分にオーバーラップ領域３６を設けることで、上記Ｎチャンネル高耐圧ＭＯＳトランジシタ１０の所謂トランジスタ特性に影響のある低濃度Ｎ型拡散層１４の濃度を約５０％増加することができる。 - 特許庁

Consequently, a dark current is prevented as much as possible from generating from an interface of a gate oxide film 41 of the first transfer MOS transistor 22, and simultaneously the dynamic range of a solid state imaging device is enlarged by using the charges stored in a floating diffusion region FD through the channel 31.例文帳に追加

これにより、第１の転送ＭＯＳトランジスタ２２のゲート酸化膜４１の界面から暗電流が発生するのを可及的に防止することと、経路３１を介してフローティングディフュージョン領域ＦＤに蓄積された電荷を用いて、固体撮像装置のダイナミックレンジを拡大することとを同時に実現する。 - 特許庁

According to the above manner, reducing the temperature of the semiconductor device increases a change in a drain current with respect to a gate voltage in a sub-threshold region, and thus makes it possible to reduce the stand-by current and to surely conduct the leak current test of the MISFET having a low threshold.例文帳に追加

上述した手段によれば、選別を行なう半導体装置を低温化することによって、サブスレッショルド領域にてゲート電圧に対するドレイン電流の変化が大きくなるため、スタンバイ電流を低減することが可能となり、低しきい値のＭＩＳＦＥＴのリーク電流試験を確実に行なうことができる。 - 特許庁

A plurality of trenches T reaching the N-type drain region 2a through the low-concentration P-type body regions 3 from the upper surfaces of the N-type source regions 4 and the high-concentration P-type body regions 5, and extending in the same direction while repeating recesses and projections in top view are formed, and the gate electrodes 7 are embedded in the trenches T.例文帳に追加

Ｎ型ソース領域４および高濃度Ｐ型ボディ領域５の上面から低濃度Ｐ型ボディ領域３を貫通してＮ型ドレイン領域２ａに達し、平面的に見て凹凸を繰り返しながら同一方向に延びる複数のトレンチＴが形成されており、ゲート電極７はトレンチＴに埋め込まれている。 - 特許庁

Consequently, a dark current is prevented as much as possible from generating from an interface of a gate oxide film 41 of the first transfer MOS transistor 22, and simultaneously, the dynamic range of a solid-state imaging device is enlarged by using the charges stored in a floating diffusion region FD through the channel 31.例文帳に追加

これにより、第１の転送ＭＯＳトランジスタ２２のゲート酸化膜４１の界面から暗電流が発生するのを可及的に防止することと、経路３１を介してフローティングディフュージョン領域ＦＤに蓄積された電荷を用いて、固体撮像装置のダイナミックレンジを拡大することとを同時に実現する。 - 特許庁

To provide a thin film transistor that improves driving characteristics and reliability, a method for manufacturing the thin film transistor, and a display device including the thin film transistor by forming a semiconductor layer located over a metal pattern such as a gate electrode or a light shielding member by using polycrystalline silicon that does not include incomplete crystal growth region.例文帳に追加

不完全結晶成長領域を含まない多結晶シリコンでゲート電極または遮光部材のような金属パターン上に位置する半導体層を形成することにより、駆動特性及び信頼性を向上させる薄膜トランジスタ、その製造方法、及びこれを含む表示装置を提供する。 - 特許庁

The semiconductor integrated circuit includes a well region 13 of second conductivity type composed by connecting first regions 14a, 14b and 14c having a first resistance and second regions 15a and 15b having a second resistance higher than the first resistance, and insulated gate field effect transistors 16 and 17 formed in the first regions 14b and 14c.例文帳に追加

第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが連接してなる第２導電型のウェル領域１３と、第１領域１４ｂ、１４ｃに形成された絶縁ゲート電界効果トランジスタ１６、１７と、を具備する。 - 特許庁

Consequently, even if an amount of sinking of an upper surface of the vertical gate electrode 19 or an upper surface of a buried insulating film 20 from a surface of the source region 21 varies in a manufacturing process, it is possible that the threshold voltage does not vary, and the impurity concentration can be reduced to easily obtain the low threshold voltage.例文帳に追加

これによって、縦型ゲート電極１９の上面または埋め込み絶縁膜２０の上面の、ソース領域２１表面からの落ち込み量が製造工程でばらついても閾値電圧が変動しないようにでき、また不純物濃度を低減させて容易に低閾値電圧を得ることができる。 - 特許庁

As nucleic acid strand (111) passes through opening (118) which serves as the gate electrode region, the charge representative of a nucleic acid base (adenine, thymine, guanine, or cytosine) modifies the current flowing between source (106) and drain (104) via channel (119) by modifying the electric field therebetween and is measured by ammeter (114).例文帳に追加

核酸鎖（１１１）がゲート電極領域となる開口部（１１８）を通過すると、核酸塩基（アデニン、チミン、グアニン、またはシトシン）を表す電荷が、チャネル（１１９）を介してソース（１０６）およびドレイン（１０４）間を流れる電流をその間の電界を変えることによって変え、電流計（１１４）によって測定される。 - 特許庁

To provide a method of fabricating a reverse-blocking insulated gate bipolar transistor which can reduce the occupation area ratio of an isolation region per chip, which becomes a problem even in the case of a thin wafer (semiconductor substrate) having a thickness of ≤150 μm, which can avoid the tradeoff between an on-voltage characteristic and turn-off loss, and also can reduce diffusion time.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法の提供。 - 特許庁

On the upper surface of a second interlayer insulation layer 7, a second local interconnect line 8 connecting the source region 4A of an MOS transistor T with the lower electrode layer 10A of a ferroelectric capacitor C and connecting a part of the gate electrodes 3A and 3C of the MOS transistor T with the uppermost layer interconnect line 12 is formed.例文帳に追加

また、第二の層間絶縁層７の上面に、ＭＯＳトランジスタＴのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの一部のゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８を形成する。 - 特許庁

An impurity element that gives one conductivity-type is contained in a layer closer to a gate insulating film out of highly crystalline layers so as to form a channel formation region in a highly crystalline layer to be formed later, not in a poorly crystalline layer to be formed at an initial stage when deposition is started, out of the microcrystal semiconductor films.例文帳に追加

微結晶半導体膜のうち、成膜を開始した当初に形成される結晶性の劣った層ではなく、その後に形成される結晶性の高い層においてチャネル形成領域が形成されるように、結晶性の高い層のうちゲート絶縁膜に近い層に、一導電型を付与する不純物元素を含ませる。 - 特許庁

After a sidewall 27 is formed, only a sidewall of a gate electrode sidewall in an LDMOS source region opened corresponding a resist pattern 28 is removed, and high-density diffusion layers of source and drain regions of the LDMOS and the scaled MOS are formed at the same time to simplify the steps, thereby reducing the cost.例文帳に追加

サイドウォール２７形成後、レジストパターン２８により開口されたＬＤＭＯＳソース領域にあるゲート電極側壁のサイドォールのみを除去し、ＬＤＭＯＳ及び微細ＭＯＳのソース及びドレイン領域の高濃度拡散層を同時形成することにより、工程簡略化を図り、コスト低減を実現する。 - 特許庁

To realize a reliable semiconductor device with superior current characteristics which has an STI element separation structure, by significantly reducing the dependence of stress on the gate width direction, and easily and surely reducing the stress that an active region receives, without increasing the number of processes nor making the processes complicated.例文帳に追加

ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置を実現する。 - 特許庁

To prevent formation of a void in a trench and to simultaneously realize a low ON resistance and a high withstand voltage, in a trench lateral power MOSFET (TLPM) having a gate electrode formed in the trench of two layers, a drain electrode and a source electrode formed in the upper and lower parts of the trench and an extended drain region formed in the lateral wall part of the trench.例文帳に追加

２段のトレンチ内に形成されたゲート電極と、トレンチの上下に形成されたドレイン電極、ソース電極と、トレンチの側壁部に形成された拡張ドレイン領域を有するトレンチラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）において、トレンチ内のボイドの形成を防止し、低オン抵抗化、高耐圧を同時に実現する。 - 特許庁

A transistor of a dual gate structure with two control terminals or a series connection of transistors is employed for at least a first stage amplifier element of the high frequency power amplifier circuit and a current mirror circuit provides a bias to an upper side transistor (Q2) through which a current flows in a manner of causing an operation in its saturation region.例文帳に追加

高周波電力増幅回路の少なくとも初段の増幅用素子に２つの制御端子を有するデュアルゲート構造のトランジスタまたは直列形態のトランジスタを使用し、上側のトランジスタ（Ｑ２）にカレントミラー回路でこのトランジスタを飽和領域で動作させるような電流を流すようにバイアスを与える。 - 特許庁

A mask M3 for forming gates is disposed on a lower surface of the substrate and light is applied from a lower portion, a shadow generated by a light-shielding region of the mask M3 and that generated by the source and drain electrodes 120, 130 become non-exposure regions of the resist layer 191, and a gate electrode layer is formed by patterning.例文帳に追加

基板下面にゲート形成用マスクＭ３を配置して下方から光を照射し、マスクＭ３の遮光領域によって生じる影とソース電極１２０およびドレイン電極１３０によって生じる影とが、レジスト層１９１の非露光領域となるような背面露光を行い、パターニングしてゲート電極層を形成する。 - 特許庁