「isolation region」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

A semiconductor device comprises a semiconductor layer 1, a MOSFET formed on a surface (100) of the semiconductor layer 1 having a channel length direction <110>, and an element isolation region surrounding the MOSFET.例文帳に追加

本発明の例に関わる半導体装置は、半導体層１と、半導体層１の（１００）面上に形成され、チャネル長方向が＜１１０＞方向となるＭＯＳＦＥＴと、ＭＯＳＦＥＴを取り囲む素子分離領域とを備える。 - 特許庁

A unit HBT and a unit FET are arranged to be adjacent to each other through an isolation region, and a base electrode of the unit HBT is connected to a source electrode of the unit FET to form a unit element; and a plurality of unit elements 100 are connected to form an active element.例文帳に追加

単位ＨＢＴと単位ＦＥＴを分離領域を介して隣接して配置し、単位ＨＢＴのベース電極に単位ＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。 - 特許庁

Since a tracking error signal caused when the light spot crosses the isolation track region I_t can be distinguished from other tracking signals, a signal waveform of the tracking error signal caused by a plurality of light spots can be comprehended clearly.例文帳に追加

孤立トラック領域Ｉ_ｔを光スポットが横断するときに発生するトラッキングエラー信号は、他のトラッキングエラー信号から区別し得るので、複数の光スポットに由来するトラッキングエラー信号の信号波形が明確に把握できる。 - 特許庁

With such constitution, the layout of the isolation region is properly designed by a designer without visually measuring the distances, even if the characteristics of the transistors change according to the distances from the gate electrodes of the transistors to the ends of the diffusion layers.例文帳に追加

従って、トランジスタのゲート電極から拡散層の端までの距離に応じてトランジスタ特性が変化する場合であっても、設計者が目視にて前記距離を測ることなく、分離領域を適切にレイアウト設計できる。 - 特許庁

The semiconductor device monitor structure includes a plurality of cells containing PFET or NFET device, disposed at a perimeter of the semiconductor device monitor structure which is bordered by an insulating region such as shallow trench isolation (STI).例文帳に追加

この半導体デバイス・モニタ構造は、浅いトレンチ分離（ＳＴＩ）などの絶縁領域によって境界を画された半導体デバイス・モニタ構造の周辺に配置された、ＰＦＥＴデバイスまたはＮＦＥＴデバイスを含む複数のセルを含む。 - 特許庁

After a flattening step of removing the polycrystal silicon 47b from the deposited isolation structure 46, at least one unipolar transistor including a channel region formed in the epitaxial growth 47a is formed.例文帳に追加

多結晶シリコン部分４７ｂを堆積分離構造４６上から除去する平坦化工程を行なった後、エピタキシャル成長部分４７ａに形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタを形成する。 - 特許庁

In a semiconductor substrate after STI formation as element isolation, a channel dope step is performed on the memory cell of a memory region before gate oxidation, and wet etching is performed for adjusting an STI step using a hydrofluoric acid containing solution in a state with a resist after a predetermined impurity is completely injected, so that a difference between the STI protruding amounts of the memory region and the logic region becomes approximately equal.例文帳に追加

素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 - 特許庁

To provide a method of manufacturing a semiconductor device which can conduct stress relaxation at trench corners without reducing the area of an active region or the transistor width or stably form the resistance of a semiconductor substrate or a well of opposite conductivity type from that of the semiconductor substrate, in element isolation using an STI (shallow trench isolation) method.例文帳に追加

ＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた素子分離において、トレンチコーナー部の応力緩和を、アクティブ領域の面積及びトランジスタ幅を減少させること無く実施でき、或いは、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗を安定に形成できる半導体装置の製造方法を提供する。 - 特許庁

A first contact 45a which reaches an SOI layer 13 below an isolation insulation film 14 and a first contact 42a which reaches the top face of the active region 21 are formed by separate etching processes which each use a mask of a different pattern.例文帳に追加

分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。 - 特許庁

The extensions 21B, 21C are coupled optically with the central portion 21A while locating the isolation region 21D between them, and pulsation oscillations induced from the narrow stripe 11 and the central portion 21A are made to propagate to the extensions 21B and 21C and amplified.例文帳に追加

拡幅部２１Ｂ，２１Ｃを、分離領域２１Ｄを間にして中央部２１Ａに光学的に結合し、ナロウストライプ部１１および中央部２１Ａにおいて誘起されたパルセーション発振を拡幅部２１Ｂ，２１Ｃへと伝播させ、増幅させる。 - 特許庁

To suppress diffusion of nitrogen and carbon contained in an inter-electrode insulating film via an application type element isolation insulating film to the side of an active region, directly below a gate insulating film, generation of fixed charge and adverse effects on the electrical characteristics of a device.例文帳に追加

電極間絶縁膜に含有される窒素や炭素が塗布型素子分離絶縁膜を介してゲート絶縁膜直下の活性領域脇に拡散して固定電荷を発生し、デバイスの電気的特性に悪影響を及ぼすことを抑制する。 - 特許庁

In the HVIC, a dielectric layer 2 and an SOI active layer 3 are laminated on the surface of a silicon substrate 1, and transistors 4 are formed on the surface of the SOI active layer 3, and further, a trench isolation region 5 is formed in the periphery of the transistors 4.例文帳に追加

このＨＶＩＣは、シリコン基板１の表面に誘電体層２とＳＯＩ活性層３を積層し、ＳＯＩ活性層３の表面にトランジスタ４を形成し、トランジスタ４の周りにトレンチ分離領域５を形成したものである。 - 特許庁

To suppress dishing and erosion and realize a high smoothness when a film to be polished is formed on a semiconductor substrate with an element isolation region 11 having dummy patterns 13 defined by a plurality of trenches 12 positioned thereon and is flattened by CMP.例文帳に追加

複数のトレンチ１２により区画されるダミーパターン１３が素子分離領域１１に配置された半導体基板上に被研磨膜を形成し、これをＣＭＰにより平坦化するに際し、ディッシング及びエロージョンを抑制し、高い平滑性を実現する。 - 特許庁

A conductive layer 41 of a second conductive material is allowed to stick to the oxide layer and the electric contact, and the oxide layer is anisotropically etched so that at least one etching hole, as far as the shallow trench isolation region through the oxide layer, is formed.例文帳に追加

酸化物層および電気コンタクトの上に第２の導電材料の導電層４１を付着させ、酸化物層を異方性エッチングして、酸化物層を貫通し浅いトレンチ分離領域まで少なくとも１つのエッチング孔５０を形成する。 - 特許庁

To provide a CMOS image sensor capable of minimizing the occurrence of defect due to impurity ion implantation at the boundary of an active region and an isolation film beneath the gate electrode of a transistor constituting a CMOS image sensor, and to provide its fabrication process.例文帳に追加

ＣＭＯＳイメージセンサを構成するトランジスタのゲート電極の下のアクティブ領域と素子分離膜間の境界で不純物イオン注入による欠陥発生を最小化できるＣＭＯＳイメージセンサ及びその製造方法を提供する。 - 特許庁

The furnace lid 18 has a recess 183 for cylindrically surrounding the periphery of the rotary shaft 16 in the vicinity of the through-hole 182, and has a gas inlet tube 184 for supplying an inert gas to an isolation region 19 between the recess 183 and the shaft 16.例文帳に追加

炉口蓋１８は、貫通孔１８２近傍の回転軸１６の周囲を円筒状に囲む窪み１８３を有し、窪み１８３と回転軸１６の離間領域１９に不活性ガスを供給するガス導入管１８４を有する。 - 特許庁

By patterning the second conductive film so that the insulating film is exposed, a plurality of parallel second conductive film patterns are formed that cross the active region and the element isolation film so as to be overlapped with the first conductive film patterns.例文帳に追加

前記絶縁膜が露出するように前記第２導電膜をパターニングして前記第１導電膜パターンと重畳されるように前記活性領域及び素子分離膜を横切る複数の平行な第２導電膜パターンを形成する。 - 特許庁

This stopper layer performs a role of an etching stopper when etching back the unnecessary embedded layer at the upper part of the trench (step S20), and hence a step between the stopper layer and the field oxide film is reduced after the etching to improve the flatness of an element isolation region.例文帳に追加

このストッパ層はトレンチ上部の不要な埋め込み層をエッチングバックする際に（工程Ｓ２０）エッチングストッパの役割を果たすので、エッチング後にストッパ層とフィールド酸化膜との段差が少なくなり素子分離領域の平坦性が向上する。 - 特許庁

An interlayer insulating film 15 and a silicon nitride film 16 are laminated on a predetermined region of a semiconductor substrate 11 in which an element isolation insulating film 12 is selectively removed, and a lower electrode 17 is formed in a stripe shape on this silicon nitride film 16.例文帳に追加

素子分離絶縁膜１２を選択的に除去した半導体基板１１の所定領域上に層間絶縁膜１５及びシリコン窒化膜１６が積層され、このシリコン窒化膜１６上に下部電極１７がストライプ状に形成されている。 - 特許庁

An isolation region 16 has a first part in which the side wall part of the trench is caused to be flush with the upper part of the trench, and a second part which protrudes from said trench at the rest part of the trench and formed with the same material as the first part.例文帳に追加

素子分離領域１６は、溝の側壁部分で溝の上部と一致された第１の部分及び前記溝の残りの部分で前記溝より突出し、第１の部分と同一材料により形成された第２の部分を有している。 - 特許庁

A thermal oxide film 4 which serves as a pad oxide film is made 5-30 nm thick on a silicon substrate 2, and a silicon nitride film which serves as a CMP stopper is accumulated to 100-300 nm, and patterning is performed by resist so that becomes a desired element isolation region.例文帳に追加

シリコン基板２に対し、パッド酸化膜となる熱酸化膜４を５〜３０ｎｍ形成し、ＣＭＰストッパーとなるシリコン窒化膜６を１００〜３００ｎｍ堆積させ、それを所望の素子分離領域になるようレジスト８にてパターニングを行う。 - 特許庁

To provide a semiconductor device that suppresses deterioration in electric endurance characteristics and leak resistance characteristics caused by diffusion of a conductivity type impurity nearby a boundary in a semiconductor substrate between the semiconductor substrate and a device isolation region, and to provide a method of manufacturing the same.例文帳に追加

半導体基板内の半導体基板と素子分離領域との境界近傍における導電型不純物の拡散に起因する耐電圧特性や耐リーク特性の劣化を抑制する半導体装置およびその製造方法を提供する。 - 特許庁

To form a sufficiently round shape at the upper edge of a trench and to suppress level difference in the vicinity of the trench when it is filled with an insulating material in the process for fabricating a semiconductor device forming an isolation region of STI structure.例文帳に追加

ＳＴＩ構造の素子分離領域を形成する半導体装置の製造方法において、トレンチの上縁部に充分な丸み形状を形成でき、且つ、トレンチ内部への絶縁材料の埋込みに際してその付近での段差を抑制する。 - 特許庁

In top view, substrate residual regions 131 wherein the silicon substrate 101 remains and scatters like islands in the element isolation oxide film are selectively formed in a plurality of number immediately below a polysilicon 105 in the spiral inductor 120 formation region.例文帳に追加

そして、平面視において、素子分離酸化膜中にシリコン基板１０１が島状に残存してなる基板残存領域１３１が、スパイラルインダクタ１２０の形成領域においてはポリシリコン１０５の直下に選択的に複数設けられている。 - 特許庁

To provide a method of manufacturing a FinFET which can prevent loss of an element isolation film and improve current driving capability without causing deterioration of off-leakage characteristic, even if three faces working as a channel of a fin active region pattern are released.例文帳に追加

素子分離膜の損失を防止し、フィンアクティブ領域パターンのチャネルとして機能する３つの面が開放されても、オフ漏れ特性が低下することなく電流駆動能力を向上させることができるＦｉｎＦＥＴの製造方法を提供する。 - 特許庁

A semiconductor optical device 100 is equipped with a current injection region 112 and a current non-injection region 114 in the optical axis direction of an optical waveguide layer 102, where an isolation groove 116 for electrically isolating the regions 112 and 114 from each other is provided between the regions 112 and 114.例文帳に追加

光導波路層１０２の光軸方向に電流注入領域１１２と電流非注入領域１１４とを有する半導体光素子１００において，前記電流注入領域１１２と前記電流非注入領域１１４との間には，前記両領域間１１２，１１４を電気的に分離するための分離溝１１６が形成される。 - 特許庁

A plurality of local select oxide films 4 are formed in a region surrounded by a select oxide film 2 for element isolation serving as an element separation region, and also there is formed the capacitance element configured by sequentially laminating a lower electrode 5, a dielectric film 6 and an upper electrode 7 which are curved along a rugged shape of the local select oxide films 4.例文帳に追加

素子分離領域であって素子分離用選択酸化膜２に囲まれた領域に、複数の局所的選択酸化膜４を有するとともに、局所的選択酸化膜４の凹凸形状に沿って湾曲する下部電極５、誘電体膜６、及び、上部電極７を順次積層した構造の容量素子を設ける。 - 特許庁

Further, the method may also have a step of forming a collector region 32 positioned at the offset region 31 of a bipolar transistor by introducing the first-conductivity-type impurities to the semiconductor layer 20 with an element isolation film 25, a gate electrode 44, and a mask film as masks, and for forming a source and a drain 42a, 45 of a MOS transistor.例文帳に追加

さらに、素子分離膜２５、ゲート電極４４、及びマスク膜をマスクとして半導体層２０に第１導電型の不純物を導入することにより、バイポーラトランジスタのオフセット領域３１に位置するコレクタ領域３２を形成するとともに、ＭＯＳトランジスタのソース及びドレイン４２ａ，４５を形成する工程とを具備してもよい。 - 特許庁

A control gate line CGL is connected to a plurality of memory cells MC arrayed in a y direction side by side in common and arrayed extending in the y direction, and the control gate line CGL has a first width D2 on the element region 10 and a second width D1 wider than the first width D2 on the element isolation region 20.例文帳に追加

ｙ方向に並んで配列された複数のメモリセルＭＣに共通に接続されｙ方向に延びるように制御ゲート線ＣＧＬが配列され、制御ゲート線ＣＧＬは素子領域１０上では第１の幅Ｄ２を有する一方素子分離領域２０上では第１の幅Ｄ２より広い第２の幅Ｄ１を有する。 - 特許庁

In the semiconductor device having a plurality of element formation regions divided by isolation separation trenches on a semiconductor substrate, pairs of electrodes are arranged on the front and rear surfaces of the semiconductor substrate to be separated from each other, and a pn column region is provided on the semiconductor substrate as a region for forming dual-face electrode elements through which currents flow between the electrodes.例文帳に追加

絶縁分離トレンチにより、半導体基板において複数の素子形成領域が区分された半導体装置であって、対をなす電極が半導体基板の表面と該表面の裏面に分けて配置され、電極間に電流が流れる両面電極素子の形成領域として、半導体基板にｐｎコラム領域を設けた。 - 特許庁

Oxygen ions are implanted into an internal region 16 of a semiconductor substrate 11 containing a bottom 22 of a shallow groove 15 prior to forming the shallow groove 15 in an element isolation region 18 of the semiconductor substrate 11, and annealing is performed in a non-oxidizing atmosphere such as a nitride atmosphere or a vacuum atmosphere after forming the shallow groove 15 in the semiconductor substrate 11.例文帳に追加

半導体基板１１の素子分離領域１８に浅溝１５を形成する前に、浅溝１５の底部２２を内包する半導体基板１１の内部領域１６に酸素イオンを注入し、半導体基板１１に浅溝１５を形成した後に、窒素雰囲気または真空雰囲気等の非酸化雰囲気でアニーリングを行う。 - 特許庁

To provide a semiconductor device constituted so that a SOG (spin on glass) film is used in an element isolation region, and the degradation of junction leak characteristics due to formation of dislocation in an active region is suppressed when forming a transistor employing a LDD (Lightly doped drain), and a method of manufacturing the same.例文帳に追加

素子分離領域にＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜を用いる構成で、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を採用するトランジスタを形成する場合に、活性領域に転位が形成されて接合リーク特性が悪化するのを抑制することができる構成の半導体装置及びその製造方法を提供する。 - 特許庁

This plasma CVD device has a hollow structure of plasma confinement electrode plate 5 for plasma isolation being provided with a plurality of holes, between a plasma generation region and a substrate processing region, and the plasma confinement electrode plate 5 is provided with a radical passage hole and a neutral gas passage hole, and plural sheets of gas diffusion plates 7 (11 and 12) having holes are provided inside the plasma confinement electrode plate.例文帳に追加

プラズマ生成領域と基板処理領域との間に、複数の孔が設けられたプラズマ分離用の中空構造のプラズマ閉込電極板５を有し、プラズマ閉込電極板５には、ラジカル通過孔と中性ガス通過孔が設けられ、プラズマ閉込電極板の内側には、孔を有するガス拡散板７（１１，１２）が複数枚設けられている。 - 特許庁

Electrode terminals (E1 to E36) are provided near the substrate 1 to obtain direct current (DC) or high-frequency signals, and a dice-bonded region DDB1 for handling DC signals and a dice bond region RDB1 for handling high-frequency signals are provided separately at the center of the substrate 1 so that the isolation characteristics are improved.例文帳に追加

基板１の周辺部に、直流あるいは高周波信号を取り出す電極端子（Ｅ１〜Ｅ３６）を配設し、基板１の中央部に、直流信号を扱う半導体ブロックのダイスボンド領域ＤＤＢ１と、高周波信号を扱う半導体ブロックのダイスボンド領域ＲＤＢ１とを分離して配設することにより、アイソレーション特性を向上させる。 - 特許庁

A step of manufacturing the semiconductor device 100 includes a step of forming a pair of electrode groups 24 and 16 which are connected with a main electrode on the surface of the semiconductor multilayer portion 11 in the element region 100a, and a step of forming a sputter layer 12 on the surface of the semiconductor multilayer portion 11 in the element isolation region 100b by using a sputtering method.例文帳に追加

半導体装置１００は、素子領域１００ａ内の半導体積層部１１の表面に、主電極に接続する一対の電極群２４，１６を形成する電極群形成工程と、素子分離領域１００ｂ内の半導体積層部１１の表面に、スパッタ法を用いてスパッタ層１２を形成するスパッタ工程を備えている。 - 特許庁

The process for fabricating a semiconductor device comprises steps of: forming a recognition mark which defines a region for forming a well in a semiconductor substrate; forming a mask patterned to open the well forming region by using the recognition mark; introducing impurities into the well forming region; performing heat treatment for forming a well by diffusing impurities; and forming an isolation region in the semiconductor substrate.例文帳に追加

半導体基板にウェルを形成するためのウェル形成領域を規定する認識マークを形成する認識マーク形成工程と、認識マークを用いて、ウェル形成領域が開口されているようにパターン形成されたマスクを形成するマスク形成工程と、ウェル形成領域に不純物を導入する不純物導入工程と、不純物を拡散させてウェルを形成するための熱処理をする熱処理工程と、半導体基板に素子分離領域を形成する素子分離領域形成工程と、を有する。 - 特許庁

To provide a manufacturing method of a semiconductor element capable of reducing a leakage current in a storage electrode junction region by forming a gate having a stepped channel, by etching into a predetermined thickness a semiconductor substrate in a portion scheduled for a storage electrode contact and in an adjacent region thereof before the formation of an element isolation film that defines an active region.例文帳に追加

本発明は半導体素子の製造方法に関し、特に活性領域を定義する素子分離膜の形成前に格納電極コンタクトに予定されている部分及びその隣接領域の半導体基板を所定厚さにエッチングして段差のあるチャンネルを有するゲートを形成することにより、格納電極接合領域で漏洩電流を低減させて半導体素子のリフレッシュ特性を向上させることができる技術である。 - 特許庁

In a semiconductor storage device, having an element isolation film formed in a silicon substrate 101 and a plurality of semiconductor memory cells formed between the element isolation films, there are provided conductive films 116a, 116b which are formed on the plane of the silicon substrate 101, and connect a source diffusion region 112 of at least two semiconductor memory cells.例文帳に追加

シリコン基板１０１中に形成された素子分離膜と、素子分離膜の間に形成された複数の半導体メモリセルとを有する半導体記憶装置であって、シリコン基板１０１の面上に形成されると共に少なくとも二つの半導体メモリセルのソース拡散領域１１２を接続する導電性膜１１６ａ，１１６ｂを備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁

In a step of forming the semiconductor deposition layer 150 having the columnar parts, a predetermined pattern of isolating semiconductor layer 130 is formed in a boundary region of the chip; in a step of forming the embedded insulating layer 120, at least the upper surface of the isolating semiconductor layer 130 is exposed; and in a step of forming the chip, the isolation semiconductor layer 130 is used to realize this isolation.例文帳に追加

そして、柱状部を有する半導体堆積層１５０を形成する工程において、チップの境界領域に所定パターンの分離用半導体層１３０を形成し、埋込み絶縁層１２０を形成する工程において、分離用半導体層１３０の少なくとも上面を露出させ、かつ、チップを形成する工程において、分離用半導体層１３０を用いて前記分離が行われる。 - 特許庁

In a photolithography process, element isolation formation of a thin film semiconductor layer and formation of the video signal wiring and drain electrode are achieved simultaneously through single-time photolithography by using a photomask capable of modulating an exposure light quantity of a channel region of a thin film transistor element.例文帳に追加

その後、ホトリソグラフィー工程で、薄膜トランジスタ素子のチャネル領域の露光光量を変調可能なホトマスクを用いて、薄膜半導体層の素子分離形成と、映像信号配線とドレイン電極の形成を１回のホトリソグラフィー工程で、同時に形成する。 - 特許庁

An n-side electrode 5 is closely arranged to a plurality of LEDs 10 (four LEDs in Figure 1), and an element isolation region 15 is formed so that the four LEDs 10 and the n-side electrode 5 are surrounded to form an n-type semiconductor block 11.例文帳に追加

複数（図１では４つ）のＬＥＤ１０に対してｎ側電極５を近接配置させ、この４つのＬＥＤ１０とｎ側電極５とを囲むように素子分離領域１５を形成して複数（図１では４つ）のｎ型半導体ブロック１１を形成する。 - 特許庁

The circuit (1) preferably includes a substrate (2), an N-well (5) formed along a first direction on the substrate (2), and a P-well (6) formed along the first direction on the substrate (2) and formed adjacently to the N-well (5) via an element isolation region (7).例文帳に追加

その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。 - 特許庁

In a modified erased region self-boosting scheme, low voltages are applied to two or more word lines on the source side of the selected word line, to reduce band-to-band tunneling and to improve the isolation between two boosted channel regions.例文帳に追加

改造された消去された領域の自己昇圧方式では、低い電圧が選択されたワードラインのソース側の２本以上のワードラインに印加され、帯域から帯域へのトンネリングを低減すると共に２つの昇圧されたチャネル領域間の絶縁を改善する。 - 特許庁

Moreover, the element has a first electrode (64) formed of silicide, electrically connected to the first conductivity-type semiconductor substrate or the semiconductor layer, covered by an upper film (59), constituting the antireflection film (57), and formed along the surface of the isolation region (55).例文帳に追加

さらに、第１導電型の半導体基板または半導体層に電気的に接続され、反射防止膜（５７）を構成する上層膜（５９）で被覆されて分離領域（５５）の表面に沿って形成されたシリサイドによる第１電極（６４）を有する。 - 特許庁

To provide a semiconductor substrate with a trench-embedded element isolation region, capable of suppressing a leakage current due to crystal defects in the device of a low-drive voltage and securing the field inversion withstand voltage of the device of a high-drive voltage.例文帳に追加

駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、駆動電圧の高いデバイスのフィールド反転耐圧を確保することのできるトレンチ埋め込み素子分離領域を有する半導体基板、半導体装置及びその製造方法を提供する。 - 特許庁