「isolation region」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

To prevent an electric field from concentrating locally on a recess so as to prevent a semiconductor device from deteriorating in withstand voltage, by a method where the recess is restrained from being produced at a boundary between an element isolation insulating film and an element forming region on the surface of a substrate.例文帳に追加

素子分離絶縁膜との境界部分の基板表面に窪みが生じ、電界集中により耐圧が低下するのを防止できる半導体装置の製造方法を提供する。 - 特許庁

A semiconductor apparatus integrates semiconductor devices having multiple SOI-Si layer thicknesses, wherein their height in the device isolation region 13 from the surface of the semiconductor substrate is in effect equal.例文帳に追加

複数のＳＯＩ−Ｓｉ層厚さを有する半導体素子を集積する半導体装置において、その素子分離領域１３の半導体基板表面からの高さが実質的に揃っている。 - 特許庁

After a mold resin 6 is formed on the semiconductor substrate major surface, the backside of the semiconductor substrate 1 is polished or etched to make the semiconductor substrate 1 thin until the device isolation region 13 is exposed.例文帳に追加

半導体基板主面にモールド樹脂６を形成してから半導体基板１の裏面を研磨もしくはエッチングを行って半導体基板１を素子分離領域１３が露出するまで薄くする。 - 特許庁

A second polysilicon layer 109 which serves as a floating gate electrode with first polysilicon layer 103 is formed on the element isolation region 108 of the first polysilicon layer 103 and the STI structure.例文帳に追加

第１ポリシリコン層１０３及びＳＴＩ構造の素子分離領域１０８上には、第１ポリシリコン層１０３と共に浮遊ゲート電極となる第２ポリシリコン層１０９が形成されている。 - 特許庁

In the non-volatile semiconductor storage device, a first insulating film 3 is formed on an element isolation region between the floating gate electrodes 2 adjacent to a second direction on a semiconductor substrate plane.例文帳に追加

不揮発性半導体記憶装置は、半導体基板平面上で第２の方向に隣接する浮遊ゲート電極２間の素子分離領域上には、第１の絶縁膜３が形成されている。 - 特許庁

After a gate groove 20 is formed on the n+diffusion layer 5 so that the n+diffusion layer 5 on the spot which will be a gate in elements region between the element isolation layers 2 may be separated, a gate insulation film 8 is formed.例文帳に追加

次に、素子分離層２に挟まれた素子領域のゲートとなる位置のｎ^+拡散層５を分断するようにｎ^+拡散層５にゲート溝２０を形成した後、ゲート絶縁膜８を形成する。 - 特許庁

Since the positive hole cannot move to the interface of an adjacent p-base layer 56 across the p+ isolation region 68, the current concentrating on a specific point is limited to prevent the element from breakdown.例文帳に追加

正孔はこのｐ^+分離領域６８を越えて隣のｐベース層５６の境界面へ移動することができなくなるため、特定箇所へ集中する電流が制限され、素子の破壊が防止される。 - 特許庁

To provide an element isolation film forming method of a semiconductor device, that can prevent a silicon active region from being reduced, when carrying out a process for isolating a shallow trench element to prevent reduction of a cell current.例文帳に追加

浅いトレンチ素子分離工程時にシリコン活性領域が減少することを防ぎ、それによるセル電流減少を防ぐことができる半導体素子の素子分離膜形成方法を提供する。 - 特許庁

Adding to this, the isolation precludes the islands from merging with another local government. On top of this, continuous reduction in national government subsidies and a gradual worsening in employment have revealed the fragility of industries and the economy of the region.例文帳に追加

また、離島ゆえに合併も困難で、国の財政支援は削減の一途を辿っており、雇用情勢も徐々に悪化するなど、地域の産業や経済の脆弱化が顕著に現れていた。 - 経済産業省

By the above processes, the wiring layer 18 is patterned so that certain isolation is performed while installing the predetermined pattern in the predetermined region 10a which runs along the dicing line DL of the bottom of the opening 10w.例文帳に追加

こうして、所定のパターンを有しつつ、かつ開口部１０ｗの底部のダイシングラインＤＬに沿った所定の領域１０ａで確実に分離するように、配線層１８がパターニングされる。 - 特許庁

To provide a semiconductor device capable of improving a gate breakdown voltage comparing to the conventional identically sized semiconductor device, reducing an area of element isolation region by making an element isolation layer the structure including no bird's beak to miniaturize the element, and to provide a method of manufacturing the semiconductor device.例文帳に追加

従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。 - 特許庁

In the semiconductor device including the N-type MOS transistor for ESD protection having the shallow trench isolation structure for element isolation, an electrode configured to receive a signal from an external connection terminal is formed on a drain region of the N-type MOS transistor for ESD protection via a thin insulating film.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上には、薄い絶縁膜を介して前記外部接続端子からの信号を受ける電極が形成されている半導体装置とする。 - 特許庁

A suitable method for forming the dopant region selectively formed along the sidewall of the isolation structure includes an externally diffusing process that the dopant material present in a material layer formed and doped along a selected portion of the isolation structure is driven into the substrate located beneath during annealing.例文帳に追加

分離構造体の側壁に沿って選択的に形成されたドーパント領域を形成するための、対応する方法は、分離構造体の選択された部分に沿って形成されドープされた材料層に存在するドーパント材料が、アニールの間に、下にある基板の中へ追いやられるという、外方拡散プロセスを含む。 - 特許庁

To provide a silicon substrate achieving electrical isolation of a wide voltage region of 500 V or larger, in a manufacturing process allowing coexistence with STI and having an isolation structure for blocking the physical movement of metal to the depth of a through-electrode, while ensuring surface planarity and metal contamination gettering performance.例文帳に追加

表面平坦性と金属汚染ゲタリング機能を確保しながら、ＳＴＩと共存できる製造工程で５００Ｖ以上の広い電圧領域の電気的アイソレイションを実現するとともに、貫通電極全体の深さにいたる物理的な金属移動の阻止のためのアイソレイシヨン構造を有する。 - 特許庁

To prevent a deposition rate from being lowered, in a film forming apparatus for laminating a thin film, having an isolation region for isolating atmosphere between a first treatment region which is provided along a circumferential direction of a turntable with a substrate mounted thereon and is supplied with a first reaction gas and a second treatment region to which a second reaction gas is supplied.例文帳に追加

基板を載置する回転テーブルの周方向に沿って設けられる第１の反応ガスが供給される第１の処理領域と、第２の反応ガスが供給される第２の処理領域とをこれら処理領域の雰囲気を分離するための分離領域とを備えた、薄膜を積層する成膜装置において、成膜速度の低下を抑えること。 - 特許庁

In the bipolar transistor using the temperature characteristics of the forward voltage generated between emitter-base, a heavily doped region for a base electrode which is a second conductive type, and a heavily doped region for a collector electrode which is a first conductive type are directly contacted, the element area is reduced by not forming an unnecessary isolation region.例文帳に追加

エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、第二の導電型であるベース電極用高濃度不純物領域と、第一の導電型であるコレクタ電極用高濃度不純物領域とを直接に接触させ、不要な分離領域を形成しないことで素子面積を縮小する。 - 特許庁

A P-type isolation region 16 is arranged so that it continuously surrounds N-type epitaxial layers 12 corresponding to the forming regions of the protection element 14 and the bonding pad 22 without separating the N-type epitaxial layer 12 corresponding to the forming region of the protection element 14 and the N-type epitaxial layer 12 corresponding to the forming region of the bonding pad 22.例文帳に追加

保護素子１４の形成領域に対応するＮ型エピタキシャル層１２と、ボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２とを分離することなく、保護素子１４及びボンディングパッド２２の形成領域に対応するＮ型エピタキシャル層１２を連続して囲むようにＰ型アイソレーション領域１６を設けた。 - 特許庁

A gate electrode comprising poly-Si 4 and WSi 5 is provided via a gate oxide film 3 in an active region on a semiconductor substrate 1 isolated by an isolation region 2 and a capacity contact hole 8 reaching a diffusion region is formed contiguously to a gate electrode, while being self-aligned in an interlayer insulation film 7 deposited to cover the electrode.例文帳に追加

半導体基板１上の素子分離領域２により分離された能動領域に、ゲート酸化膜３を介して多結晶Ｓｉ４とＷＳｉ５からなるゲート電極を設け、該電極を覆って堆積した層間絶縁膜７に、ゲート電極に対し隣接し自己整合的に形成された拡散領域まで貫通する容量接続孔８を形成する。 - 特許庁

To provide a transistor of semiconductor device in which a channel region is formed on a sidewall of an active region that protrudes above a device isolation film, and a contact to a landing plug is extended to the sidewall in the direction of the major axis of the protruding active region to improve short channel effect as well as to reduce contact resistance, and to provide a method of manufacturing the same.例文帳に追加

チャンネル領域を素子分離膜の上部に突出された活性領域の側壁に形成し、ランディングプラグとのコンタクトを突出した活性領域の長軸方向の側壁まで拡張してショートチャンネル効果を改善し、コンタクト抵抗を減少させることができる半導体素子のトランジスタおよびその形成方法を提供する。 - 特許庁

On the side face of a control gate electrode 13 which corresponds to a first active region 12A, where the control gates 13 are facing each other, a first floating gate electrode 14A is formed through an interposed tunnel insulation film, extending over the center line of an isolation region 11 to the second active region 12B side.例文帳に追加

制御ゲート電極１３における第１の活性領域１２Ａと対応し且つ制御ゲート電極１３同士が互いに対向する側の側面には、トンネル絶縁膜を介在させた第１の浮遊ゲート電極１４Ａが素子分離領域１１の中心線を越えて第２の活性領域１２Ｂ側にまで延びるようにるように形成されている。 - 特許庁

If the mask is used, steps and others can be performed in parallel, the steps of implanting threshold voltage adjustment impurity ions into the cell region, implanting channels doping impurity ions into the device isolation film of the high voltage region, and removing a low voltage gate conductive film and a low voltage gate insulated film to the cell region.例文帳に追加

前記マスクを利用すると、セル領域にスレッショルド電圧調節不純物イオンを注入する段階と、高電圧領域の素子分離膜にチャネルスドーピング不純物イオンを注入する段階と、セル領域に低電圧ゲート導電膜と低電圧ゲート絶縁膜とを除去する段階などとを併合して進行することができる。 - 特許庁

To provide a semiconductor integrated circuit apparatus having an isolation region by which substrate noise to pass between both regions can be shut off effectively by preventing noise to pass a substrate surface from a digital circuit region to an analog circuit region and by avoiding the influence such as electrostatic surge or ripples of a power supply voltage from a power supply line.例文帳に追加

デジタル回路領域からアナログ回路領域に基板表層部を通過しようとするノイズを阻止し、かつ電源ラインからの静電サージや電源電圧のリップル等の影響を回避して両領域間を通過する基板ノイズを有効に遮断することができる分離領域を有する半導体集積回路装置を提供する。 - 特許庁

This photoelectric conversion device has a first pattern 4 provided above a element isolation region 2 provided between two photoelectric conversion elements 1 adjacent to each other, a second pattern 6 provided above the element isolation region 2 and above the first pattern 4, and micro-lenses 12 provided above the photoelectric conversion element 1 with the first pattern 4 and the second pattern 6 being interposed between them.例文帳に追加

光電変換装置は、互いに隣接する２つの光電変換素子１の間に設けられた素子分離領域２の上方に設けられた第１のパターン４と、素子分離領域２の上方かつ第１のパターン４の上方に設けられた第２のパターン６と、第１のパターン４および第２のパターン６を間において光電変換素子１の上方に設けられたマイクロレンズ１２とを有している。 - 特許庁

An impurity diffused layer 141 functions as one of the electrodes of a capacitor C, a data transmission path, and a window W which generates a tunnel current in a TN region in element regions 131 and 132 surrounded by an element isolation region 12 on a substrate 11.例文帳に追加

素子分離領域１２に囲まれた基板１１上の素子領域１３１，１３２において不純物拡散層１４１はキャパシタＣの一方電極、不純物拡散層１４１はデータ伝送経路及び領域ＴＮでトンネル電流を発生させるためのウィンドウＷとして機能する。 - 特許庁

The element comprises an element isolation film for defining a plurality of parallel active regions, a pair of control gate patterns arranged so as to intersect the active region, and a pair of selective gate patterns arranged so as to intersect the active region and to be between the control gate patterns in parallel thereto.例文帳に追加

この素子は複数個の平行な活性領域を限定する素子分離膜と、活性領域と交差して配置された一対の制御ゲートパターン及び活性領域と交差して制御ゲートパターンの間に平行に配置された一対の選択ゲートパターンとを有する。 - 特許庁

Moreover, a GaN layer 103 is grown in the AlGaN layer 102 at about 1,000°C, so that crystallization can be progressed and phase isolation can be generated in the InAlN layer 101, and a nitride semiconductor in which an In-rich region and an Al rich region coexist can be formed.例文帳に追加

さらに、ＡｌＧａＮ層１０２上にＧａＮ層１０３を約１０００℃の温度で成長させることにより、ＩｎＡｌＮ層１０１の層中で結晶化を進行させるとともに相分離を発生させ、Ｉｎリッチ領域とＡｌリッチ領域とが混在する窒化物半導体を形成する。 - 特許庁

In the method of manufacturing the semiconductor substrate 41, a first supporter hole 21 and a second supporter hole 22 are first formed on an SOI element forming region 13, and a boundary groove 14 is formed on the entire periphery along the boundary between the SOI element forming region 13 and an element isolation layer 12.例文帳に追加

半導体基板４１の製造方法は、まず、ＳＯＩ素子形成領域１３に第１支持体穴２１及び第２支持体穴２２を形成するとともに、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿った全周に境界溝１４を形成する。 - 特許庁

In a high-frequency switch, constituted of a finger-type MOSFET formed on an Si substrate, a p+-type well contact region 105 for applying a fixed potential to a p-type well 102 is formed in an element isolation layer 101, and a capacitor 109 is formed between the p+ well contact region 105 and the p-type well.例文帳に追加

Ｓｉ基板に形成されたフィンガー型MOSFETからなる高周波スイッチにおいて、ｐ型ウエル１０２に固定電位を与えるｐ＋型ウエルコンタクト領域１０５を素子分離層１０１の中に設け、ｐ＋型ウエルコンタクト領域１０５とｐ型ウエルとの間に容量１０９を設ける。 - 特許庁

The dopant concentration of a scheduled region for forming the side surface of a trench for element isolation in an SOI layer 3 is made 1×10^18 cm^-3 or higher and the dopant concentration of a scheduled region for forming the side surface of a gate trench in the trench gate type MOS transistor is made under 1×10^18 cm^-3.例文帳に追加

ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^^-3未満にする。 - 特許庁

Two kinds of large and small dummy patterns 11 serving as a dummy active region is provided in an isolation region 10 wherein a large dummy pattern 11b is located at a position remote from a main pattern 9 and a small dummy pattern 11a is arranged regularly in a gap on the periphery of the main pattern 9.例文帳に追加

分離領域１０内に、ダミーのアクティブ領域となる大小２種のダミーパターン１１を設け、本番パターン９から遠方位置に大きなダミーパターン１１ｂを配置し、本番パターン９周辺にできた隙間に小さなダミーパターン１１ａを規則的に配列して配置する。 - 特許庁

An insulating film 11 is provided in a region from the top face of a word line 5x which is the closest to a plurality of the first injection diffusion layers 7a among a plurality of the word lines 5 to the end of the first injection diffusion layer 7a side of the diffusion bit line 2 and the element isolation region 8.例文帳に追加

複数のワード線５のうち、複数の第１の注入拡散層７ａに最も近いワード線５ｘの上面上から拡散ビット線２の第１の注入拡散層７ａ側の端部上及び素子分離領域８上に至る領域に絶縁膜１１が設けられている。 - 特許庁

In the method of manufacturing a semiconductor substrate, the SiGe layer is formed on the substrate with a surface composed of a silicon (a), a semiconductor layer is further formed thereon (b) and heat treatment is performed by applying ion injection into the SiGe layer in a wafer region to be an element isolation forming region (c).例文帳に追加

（ａ）表面がシリコンからなる基板上にＳｉＧｅ層を形成し、（ｂ）さらにその上に半導体層を形成し、（ｃ）素子分離形成領域となる基板上の領域におけるＳｉＧｅ層内にイオン注入し、熱処理を行う半導体基板の製造方法。 - 特許庁

The P^+ source layer 11 is provided on both sides of the P^+ source layer 9 so as to come into contact with the P^+ source layer 9 between the element isolation region and the P^+ source layer 9, and the end part is provided at the center end part of the element formation region 20 so as to overlap the gate insulating film.例文帳に追加

Ｐ^＋ソース層１１は、素子分離領域とＰ^＋ソース層９の間にＰ^＋ソース層９と接するように、Ｐ^＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。 - 特許庁

For forming a plurality of semiconductor elements over an insulating surface, in one continuous semiconductor layer, an element region serving as a semiconductor element and an element isolation region having a function to electrically isolate element regions from each other by repetition of PN junctions are formed.例文帳に追加

絶縁表面上に複数の半導体素子を形成するために、連続した一つの半導体層中に半導体素子として機能する素子領域と、ＰＮ接合の繰り返しにより素子領域間を電気的に分離する機能を有する素子分離領域を形成する。 - 特許庁

The semiconductor device 1 further includes a semiconductor region which becomes a source or a drain formed on the semiconductor substrate 1 at both sides of the gate electrode 4, and the stress liner film 3 formed by covering the semiconductor region, the lower stage of the element isolation insulating film 2, and the gate electrode 4.例文帳に追加

この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。 - 特許庁

Isolation of a source region and a drain region is performed simultaneously with formation of a local interconnect by the gate electrode sidewall conductive film 120 by removing the gate electrode sidewall conductive film 120 appropriately through anisotropic etching selective for the gate electrode sidewall insulating film 119.例文帳に追加

このゲート電極側壁導電膜１２０をゲート電極側壁絶縁膜１１９に対して選択性のある異方性エッチングにより適宜除去することにより、ソース領域とドレイン領域との分離及びゲート電極側壁導電膜１２０による局所配線の形成が同時に行なわれる。 - 特許庁

To provide a semiconductor device and a method for manufacturing the same which can enhance an isolation breakdown strength between a source region and a drain region of a planar gate type MOSFET and a semiconductor substrate without increasing an on resistance Ron of a trench gate type VDMOSFET.例文帳に追加

トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。 - 特許庁

Similarly, the MOS transistor M12 is provided, at a boundary to the active region AR2 of the trench isolation oxide film 21, with a groove GP surrounding the active region AR2 and a gate electrode 32A is buried in the groove GP through the gate oxide film 30.例文帳に追加

また、ＭＯＳトランジスタＭ１２においても、トレンチ分離酸化膜２１の活性領域ＡＲ２との境界部分において活性領域ＡＲ２を囲むように溝部ＧＰが配設され、ゲート電極３２Ａは溝部ＧＰにもゲート酸化膜３０を間に挟んで埋め込まれている。 - 特許庁

In an infusion container 16 with a plurality of separate rooms 8, 9 divided by a communicable isolation means 1, the infusion 13 is injected into the separate room 8 and a discharge region 2 is arranged therein, and the separate room 9 is equipped with an injection region 4 but is a vacant room.例文帳に追加

連通可能な隔離手段１で区切られた複数の分室８，９を備えた輸液容器１６において、分室８には輸液１３が注入されておりそして排出部位２を備えており、分室９は注入部位４を備えているが空室となっている。 - 特許庁

The element isolation region is formed by selective addition of an impurity element of at least one or more kinds of oxygen, nitrogen, and carbon and an impurity element that imparts an opposite conductivity type to that of the adjacent element region to electrically isolate elements from each other in one continuous semiconductor layer.例文帳に追加

素子分離領域は、連続した一つの半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素及び接する素子領域と逆導電型を付与する不純物元素を添加して形成する。 - 特許庁

This method for manufacturing a semiconductor device is provided with a process for forming a thermal oxide film on a substrate having a trench separation region, and characterized by covering a trench isolation region 2 with an anti-oxidation film 17 at the time of forming the thermal oxide film.例文帳に追加

本発明の半導体装置の製造方法は、トレンチ分離領域を有する基板上に熱酸化膜を形成する工程を備える半導体装置の製造方法であって、熱酸化膜の形成時に、トレンチ分離領域２を酸化防止膜１７で覆うことを特徴とする。 - 特許庁

The fixed potential of the element forming regions 6a, 6b differs from a fixed potential of the non element-forming region 7, and a prescribed voltage is respectively applied to the element-forming regions 6a, 6b and the non element-forming region 7 for a prescribed time, to apply the breakdown voltage screening test to the trench insulation isolation section 5U.例文帳に追加

素子形成領域６ａ、６ｂ内の固定電位と、素子形成外領域７の固定電位とは異なり、素子形成領域６ａ、６ｂ、および素子形成外領域７のそれぞれに所定の電圧を一定時間印加して、トレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行う。 - 特許庁

Hence, since the bipolar transistor can be formed, without causing the penetration of the external base layer or the trench isolation region in the forming of the contact via hole on the external base layer, leakage will not be generated at the collector-base region and is capable of forming the bipolar transistors with high yield.例文帳に追加

そのため、外部ベース層上のコンタクトヴィア形成において外部ベース層又はトレンチ分離の突き抜けを起こすことなくバイポーラトランジスタを形成することができるため、コレクタ・ベース間リークを引き起こすことなく、高歩留なバイポーラトランジスタを形成することができる。 - 特許庁

On a semiconductor substrate 11, an element isolation region 16 comprises: a first selective impurity introduction region 17 to introduce a first conductivity type impurity of a prescribed concentration; and a second selective impurity introduction region 18 to which a second conductivity type impurity of a prescribed impurity concentration lower than the first selective impurity introduction region 17 is introduced selectively.例文帳に追加

半導体基体１１には、素子分離領域１６が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域１７と、第１の選択的不純物導入領域１７に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域１８とによって構成される。 - 特許庁

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b.例文帳に追加

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。 - 特許庁