「isolation region」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The semiconductor element includes an active region including source/drain and a gate, and an element isolation region defining the active region, wherein the gate is formed by a part of a fin gate, the source/drain is an epitaxial layer between gates abutting a seed layer, and the line width of the source/drain in the longitudinal direction of the gate is wider than that of the gate.例文帳に追加

半導体素子は、ソース／ドレインとゲートを含む活性領域と、活性領域を画成する素子分離領域とを含むものの、ゲートはフィンゲートの一部で形成され、ソース／ドレインはシード層に隣接したゲートの間に形成されたエピタキシャル層であり、ゲートの長手方向でソース／ドレイン線幅はゲート線幅より大きい。 - 特許庁

To provide an isolation circuit perfectly separating the ground with one electronic circuit component connected thereto from the ground with the other electronic circuit component connected thereto in transmitting a signal in a high-frequency region, and transmitting not only the signal in the high-frequency region but also a signal in a low-frequency region.例文帳に追加

高周波域の信号を伝送する際に、一方の電子回路部品が接続されたグランドと他方の電子回路部品が接続されたグランドとを完全に分離することができ、しかも、高周波域の信号だけでなく、低周波域の信号をも伝送することができるアイソレーション回路を提供する。 - 特許庁

A semiconductor device comprises: an element isolation (102) formed in a semiconductor layer (101); a first-conductivity-type impurity layer (104); a first-conductivity-type source region (106); a first-conductivity-type drain region (107); a second-conductivity-type gate region (105); and a control electrode (109) formed via an insulating film (108).例文帳に追加

半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。 - 特許庁

To provide a semiconductor device capable of avoiding the occurrence of an undesirable hump phenomenon by a response of drain current Id by gate voltage Vg by a parasitic transistor to be generated in an edge portion of an active region adjacent to an interface between an isolation region and the active region.例文帳に追加

素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分に生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象の発生を回避することができる半導体素子半導体素子及びその製造方法を提供する。 - 特許庁

The contact applies a reference voltage to a semiconductor region of a second conductivity type disposed below the source and drain regions of the transistor for amplification below the gate electrode of the transistor for amplification through a semiconductor region of the second conductivity type disposed along a side surface and a bottom surface of an element isolation region.例文帳に追加

このコンタクトは、素子分離領域の側面及び底面に沿って配された第２導電型の半導体領域を介して、増幅用トランジスタのゲート電極の下部で、増幅用トランジスタのソース及びドレイン領域よりも下方に配された第２導電型の半導体領域に基準電圧を供給する。 - 特許庁

An isolation structure 117 is formed on a semiconductor substrate for limiting an active region, a gate structure insulated from the surface of the active region is formed, amorphous Si film is formed on the gate structure, the surface of the substrate and the isolation structure and the first and second parts of the amorphous Si film are respectively converted into an epitaxial film 145 and a polysilicon film 143.例文帳に追加

半導体基板に分離構造１１７を形成して活性領域を限定し、活性領域の表面から絶縁されたゲート構造を形成し、非晶質Ｓｉ膜をゲート構造や基板表面及び分離構造に形成し、非晶質Ｓｉ膜の第１部分をエピタキシャル膜１４５に、非晶質Ｓｉ膜の第２部分をポリＳｉ膜１４３に変換する。 - 特許庁

A second element isolation insulating layer in a peripheral region includes the first oxide film that is embedded in the entirety of a second element isolation groove in the peripheral region and whose top surface protrudes above the top surface of the semiconductor substrate and a second oxide film that is stacked on the first oxide film and whose top surface protrudes above the top surface of a first conductive film.例文帳に追加

周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 - 特許庁

In the method for fabricating a semiconductor device where an MOS transistor having a gate insulating film 15b and a capacitance element 17 having a capacitance insulating film 15a are formed on a semiconductor substrate 11, an isolation region 12 is formed on the semiconductor substrate 11 and then a lower electrode 13 of silicon having impurity concentration of about 1×10^19 cm^-3 or above is formed on the isolation region 12.例文帳に追加

半導体基板１１に、ゲート絶縁膜１５ｂを有するＭＯＳトランジスタと、容量絶縁膜１５ａを有する容量素子１７とを形成する半導体装置の製造方法は、半導体基板１１に素子分離領域１２を形成した後、素子分離領域１２上に、不純物濃度が約１×１０^19ｃｍ^-3以上のシリコンからなる下部電極１３を形成する。 - 特許庁

The semiconductor device having a CMOS-FET circuit includes at least one of a pretension film (119) provided at a part of an isolation film (102) on the periphery of an NMOS forming region and having pretension, and a compressive stress film (120) provided at a part of the isolation film (102) on the periphery of a PMOS forming region and having compressive stress.例文帳に追加

ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ引張応力を有する引張応力膜（１１９）と、ＰＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ圧縮応力を有する圧縮応力膜（１２０）と、の少なくとも一方を備えている。 - 特許庁

MOS transistors M11 and M12 are isolated electrically by a trench isolation oxide film 21 wherein the MOS transistor M11 is provided, at a boundary to the active region AR1 of a trench isolation oxide film 22, with a groove GP having a dimension of 20-80 nm at the inlet of opening and a depth of 50-150 nm and surrounding the active region AR1.例文帳に追加

ＭＯＳトランジスタＭ１１およびＭ１２は、トレンチ分離酸化膜２１によって電気的に分離され、ＭＯＳトランジスタＭ１１においては、トレンチ分離酸化膜２２の活性領域ＡＲ１との境界部分において、活性領域ＡＲ１を囲むように配設され、その開口部入り口の寸法が２０〜８０ｎｍで、深さが５０〜１５０ｎｍの溝部ＧＰを有している。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

An SiGe alloy layer 4 serving as a base layer and an n-type diffusion layer 5 serving as the emitter layer are provided on the active region 2a, and a groove 60 is formed on the surface of the region 2a between the SiGe alloy layer 4 and the element isolation film 3.例文帳に追加

活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設け、ＳｉＧｅ合金層４と素子分離膜３との間の活性領域２ａの表面に溝６０が設けられる。 - 特許庁

To form a magnetic recording region and an isolation region with a small amount of ion implantation in a manufacturing method of a magnetic recording medium in which a magnetic pattern is formed by ion implantation, the magnetic recording medium and a magnetic recording and reproducing device.例文帳に追加

本発明はイオン注入により磁気パターンを形成する磁気記録媒体の製造方法及び磁気記録媒体及び磁気記録再生装置に関し、少ないイオン注入量で磁気記録領域と分離領域とを形成することを課題とする。 - 特許庁

To provide a method for fabricating a mask ROM in which a buried layer can be patterned easily in the boundary at the end of a segment select region and a memory cell array region while enhancing uniformity of polishing in a polishing process at the time of forming an isolation film.例文帳に追加

素子分離膜形成の際、進行される研磨工程での研磨均一度を向上させながらセグメントセレクト領域とメモリセルアレイ領域の末端の境界部で埋没層を容易にパターニングすることのできるマスクＲＯＭ製造方法を提供する。 - 特許庁

In a method for manufacturing a solid-state imaging device, after an element isolation region 19 is formed in a pixel forming region by ion implantation by use of an ion implantation mask 20 formed on a semiconductor substrate 11, a film thickness of the ion implantation mask 20 is reduced.例文帳に追加

固体撮像装置の製造方法において、半導体基板１１上に形成したイオン注入マスク２０を用いて、イオン注入により画素形成領域に素子分離領域１９を形成した後、イオン注入マスク２０の膜厚を低減する。 - 特許庁

After forming an element isolation region 105 that uses a silicon nitride film 102 for forming a field, the silicon nitride film 102 and a semiconductor substrate 100 are patterned to form a gate trench, which reaches the semiconductor substrate 100 in an active region 106.例文帳に追加

フィールド形成用のシリコン窒化膜１０２を用いて素子分離領域１０５を形成した後、このシリコン窒化膜１０２及び半導体基板１００をパターニングすることにより、半導体基板１００に達するゲートトレンチを活性領域１０６に形成する。 - 特許庁

This protective film 10 contains the first region 11 extending along the isolation regions 3 as well as the second region 12 covering the first regions 11 for flatly forming the surface in the larger refractive index than that in the first regions 11.例文帳に追加

保護膜１０は、分離領域３に沿って延在する第１の領域１１と、この第１の領域１１を覆って表面を平坦に形成する第２の領域１２と、を含み、第２の領域１２は第１の領域に比べて屈折率が大きく形成される。 - 特許庁

On an element isolation region 101, that is, under a silicide formation preventing film 106, a nonreactive n-type polycrystalline silicon film 103A remains as a conductive diffusion preventing region which prevents an interdiffusion between the NiSi film 110A and the Ni_3Si film 110B.例文帳に追加

素子分離領域１０１上つまりシリサイド化防止膜１０６の下には、未反応のＮ型多結晶シリコン膜１０３Ａが、ＮｉＳｉ膜１１０ＡとＮｉ_3 Ｓｉ膜１１０Ｂとの間の相互拡散を防止する導電性拡散防止領域として残存する。 - 特許庁

To form a trench isolation region which is capable of preventing an insulating layer formed on a silicon nitride liner from separating off at an interface and being damaged, by a method wherein a uniform gas distribution region is formed on a trench, and an insulating layer of uniform density is grown.例文帳に追加

トレンチ上に均一のガス分布領域を形成して、均一の密度を有する絶縁層を成長することにより、シリコン窒化膜ライナー層上に形成された絶縁層が界面で剥れる損傷を防止するトレンチ隔離領域の形成方法を提供する。 - 特許庁

The device includes a plurality of element regions 103 sectioned by element isolation grooves T formed in the well region 102 in such a way as to extend in a first direction parallel to a principal surface of the substrate and be adjacent to each other in a second direction perpendicular to the first direction, and an element isolation insulation film 104 embedded in the element isolation grooves T for isolating the element regions 103 from each other.例文帳に追加

前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。 - 特許庁

Source/drain diffused layers 17 and 18 are formed so as to be separated from the edge of the element isolation region 12 by prescribed distances d1, d2, d3, and d4 around their parts which are connected to (or overlap with) an impurity diffused layer 142.例文帳に追加

ソース／ドレイン拡散層１７、１８に関し、不純物拡散層１４２と繋がる（あるいは重なる）部分付近は素子分離領域１２縁部から所定距離ｄ１，ｄ２，ｄ３，ｄ４だけ離間して形成している。 - 特許庁

The surface of a buried oxide film 105 is set lower in height than that of an element forming region 106 when an insulating material 104 deposited inside an element isolation groove 103 is subjected to etching.例文帳に追加

素子分離溝１０３内に堆積された絶縁材料１０４をエッチングする際に、埋込酸化膜１０５の表面高さを、素子形成領域１０６の表面高さよりも低くなるようにする。 - 特許庁

In the semiconductor integrated circuit device, two epitaxial layers 25 and 26 are formed on a substrate 24 and isolated electrically into three insular regions 28, 29 and 30 by a P+ type isolation region 27.例文帳に追加

この半導体集積回路装置では、基板２４上に２層のエピタキシャル層２５、２６を積層し、これらをＰ＋型の分離領域２７により３つの島領域２８、２９、３０に電気的に分離する。 - 特許庁

On the other hand, a proton or the like is injected to the isolation region so as to reach the board 11 through the core layer 13 and the lower side clad layer 12 from the upper side clad layer 14 to form an insulation layer 17.例文帳に追加

一方、分離領域は、上側クラッド層１４からコア層１３及び下側クラッド層１２を通して基板１１に達するようにプロトン等を注入し、絶縁層１７を形成する。 - 特許庁

Creation of an STI (Shallow Trench Isolation) region is incorporated in an SIMOX creation process for an SOI (Silicon On Insulator).例文帳に追加

Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、ＳＴＩ領域の作成がＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ、ＳＯＩウェーハのためのＳＩＭＯＸ作成プロセスに組み入れられる。 - 特許庁

Then the exposed surface of the substrate is oxidized, whereby the edge parts of the upper part of the substrate 10 are formed into a circular shape and moreover, an insulating layer is buried in the trench 16, so that a trench element isolation region is formed.例文帳に追加

次に露出基板の表面を酸化することにより、Ｓｉ基板１０の上部のエッジ部を円形状にし、さらにトレンチ１６に絶縁層を充填し、トレンチ素子分離領域を形成する。 - 特許庁

In the method of manufacturing the semiconductor substrate 41, a first supporter hole 21 and a second supporter hole 22 are first formed on a boundary between a first element isolation layer 12 and an SOI element forming region 13.例文帳に追加

半導体基板４１の製造方法は、まず、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１及び第２支持体穴２２を形成する。 - 特許庁

To provide a semiconductor device using a DTMOS, which will not cause increase in defects of off-leak, even if the distance from the gate electrode end to the isolation region is reduced, and to provide its manufacturing method.例文帳に追加

ゲート電極端から素子分離領域までの距離が小さくなっても、オフリークの増加不良を起こさないＤＴＭＯＳを用いた半導体装置及びその製造方法を提供すること。 - 特許庁

The narrow segment 17 has a width direction cross section smaller than a width direction cross section of a non-opposite region of the element isolation layer 12 in the p-type polysilicon layer 14A1 and n-type polysilicon layer 14B1.例文帳に追加

狭窄部１７は、ｐ型ポリシリコン層１４Ａ１およびｎ型ポリシリコン層１４Ｂ１のうち素子分離層１２との非対向領域の幅方向断面積よりも小さな幅方向断面積を有する。 - 特許庁

A plurality of word lines wl are arranged side by side, at a constant interval, while traversing the upper part of the isolation films 52 and 53 and a multilayer insulation film is interposed between the word line wl and the active region 54.例文帳に追加

素子分離膜５２，５３の上部を横切って複数のワードラインｗｌが一定間隔に並んで配置され、ワードラインｗｌと活性領域５４との間に多層絶縁膜が介在される。 - 特許庁

An element isolation insulating layer 102 is continuously, formed surrounding an element region 101 where a semiconductor device, such as a MOS transistor 114 or the like is formed on the silicon layer 113.例文帳に追加

シリコン層１１３に形成されるＭＯＳトランジスタ１１４等の半導体素子が形成されている素子領域１０１を切れ目無く取り囲む素子分離絶縁層１０２が形成されている。 - 特許庁

In a bidirectional Zener diode IZD having a trench structure, an upper electrode UE is formed that extends from the inside of an opening OP to cover a trench TR (isolation region).例文帳に追加

本発明におけるトレンチ構造の双方向ツェナーダイオードＩＺＤは、上部電極ＵＥを、開口部ＯＰ内からトレンチＴＲ（アイソレーション領域）までを覆うように延在して形成している。 - 特許庁

In another embodiment, the present invention relates to new methods for the construction, isolation, and propagation of recombinant bovine adenovirus (BAV) with deletions (and optionally insertions of heterologous sequence) in the E3 region.例文帳に追加

別の実施態様において、本発明は、E3領域において欠失（および必要に応じて異種配列の挿入を）含む組換えウシアデノウイルス（BAV）の構築、単離、および増殖のための新規の方法に関する。 - 特許庁

A shallow trench isolation portion is formed on one side of an upper portion of the deep trench, while the other side of the upper portion of the deep trench provides an exposed surface of a semiconductor material of the conductive fill region.例文帳に追加

浅いトレンチ分離部が深いトレンチの上部の一方の側に形成され、一方深いトレンチの上部の他方の側は、導電性充填領域の半導体材料の露出された表面となる。 - 特許庁

On the element isolation region, a floating gate electrode 51 is formed with a gate oxide film 6 interposed, and further a control gate electrode 52 is formed thereupon with an ONO film 17 interposed.例文帳に追加

素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成され、さらに、その上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。 - 特許庁

To provide SRAMs and logic circuits on the same integrated circuit, using combinations of a HOT (hybrid orientation technology) process and STI (shallow trench isolation region) between individual devices.例文帳に追加

Ｈ０Ｔ（ハイブリッド配向技術）プロセスおよび個々のデバイス間のＳＴＩ（シャロウトレンチアイソレーション領域）の組み合わせを使用して、同じ集積回路上のＳＲＡＭおよびロジック回路を提供する。 - 特許庁

The semiconductor device uses a single-crystal semiconductor substrate 101, and includes a recessed portion 130 on the reverse surface of the semiconductor substrate where a driving electrode 120 and an element isolation region 102 overlap with each other in a plane.例文帳に追加

半導体装置は、単結晶半導体基板１０１を用い、この半導体基板の裏面の、駆動電極１２０と素子分離領域１０２とが平面的に重なる部分に凹部１３０を有する。 - 特許庁

In this configuration, the both driving currents in the n-channel transistor Qn and the p-channel transistor Qp can be increased without changing the sizes of the active regions A and the device isolation region IS.例文帳に追加

この構成により、活性領域Ａ、素子分離領域ＩＳの寸法を変更することなく、ｎチャネルトランジスタＱｎとｐチャネルトランジスタＱｐの駆動電流をともに増加させることができる。 - 特許庁

To provide a semiconductor device that has a constitution capable of securing high quality and high reliability even when an aspect ratio in an element isolation region of an STI structure becomes high, and to provide its manufacturing method.例文帳に追加

ＳＴＩ構造素子分離領域のアスペクト比が高くなっても品質及び信頼性の高さを確保することが可能な構成を有する半導体装置及びその製造方法を提供する。 - 特許庁

In this way, a side surface portion 12a of a field oxide film 12 constituting an element isolation region 12 is exposed and the recess portion 13a gets surrounded by the side surface portion 12a of the field oxide film.例文帳に追加

これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。 - 特許庁

The thickness of an element-isolation insulating film in the STI 304 of the LV type transistor region 103 can be reduced by an amount corresponding to the reduced height of the upper surface, so that a shrinkage stress in a coating film can be reduced.例文帳に追加

上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。 - 特許庁

To enable prevention of deterioration of reliability of a gate insulating film by inhibiting formation of a faucet at a near part of an element isolation insulating film in a semiconductor layer to become an active region of a MOS transistor.例文帳に追加

ＭＯＳ型トランジスタの活性領域となる半導体層における素子分離絶縁膜の近傍部分にファセットが形成されないようにして、ゲート絶縁膜の信頼性劣化を防止できるようする。 - 特許庁

A drain of the transistor 110 is separated from the transistor 110 by a second element isolation region 140 as an electrostatic protective circuit of this transistor 110, and first and second N-type diffused regions 114 and 150 are formed in the substrate 100.例文帳に追加

このＭＯＳトランジスタ１１０の静電気保護回路として、そのドレインが第２の素子分離領域１４０により分離され、第１，第２のＮ型拡散領域１１４，１５０が形成されている。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of lengthening a service life of a peripheral circuit element and preventing a crystal defect caused by heat treatment of a post step or the like from occurring in an element isolation groove part of a peripheral circuit region.例文帳に追加

周辺回路素子の寿命を長くすると共に、後工程の熱処理等により周辺回路領域の素子分離溝部分に結晶欠陥が発生することを防止する。 - 特許庁

To provide a method of manufacturing a semiconductor device including a transistor which is formed in an SOI layer of an SOI substrate and has excellent transistor characteristics even when the SOI layer is isolated by an element isolation region.例文帳に追加

ＳＯＩ基板におけるＳＯＩ層を素子分離領域によって分離しても、ＳＯＩ層に形成され、良好なトランジスタ特性を有するトランジスタを含む半導体装置の製造方法を得る。 - 特許庁